本发明涉及一种存储器管理技术，尤其涉及一种数据整并方法、存储器存储装置及存储器控制电路单元。
背景技术：
：：数码相机、移动电话与mp3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。可复写式非易失性存储器模块可以是三阶存储单元(triplelevelcell，tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个位元的快闪存储器模块)或四阶存储单元(quadlevelcell，qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个位元的快闪存储器模块)。在tlcnand型快闪存储器模块或qlcnand型快闪存储器模块中，一个实体单元可以基于相同的写入数据而被程序化多次，以完整存储此写入数据。此外，对于不同实体单元的多个程序化操作可交错执行。因此，存储器存储装置中往往需要配置具有足够存储空间的缓冲存储器，以同时存储用于不同实体单元的写入数据。技术实现要素：本发明提供一种数据整并方法、存储器存储装置及存储器控制电路单元，可节省在数据整并操作中缓冲存储器的使用空间。本发明的范例实施例提供一种数据整并方法，其用于包括多个实体单元的存储器存储装置，且所述数据整并方法包括：执行数据整并操作，以将从来源节点收集的有效数据存储至回收节点。所述来源节点包括所述实体单元中的至少一第一实体单元，所述回收节点包括所述实体单元中的一第二实体单元并且所述数据整并操作包括：经由第一读取操作从所述第一实体单元读取第一数据；根据所述第一数据对所述第二实体单元执行第一阶段程序化操作；在执行所述第一阶段程序化操作后，经由第二读取操作再次从所述第一实体单元读取所述第一数据；以及根据经由所述第二读取操作读取的所述第一数据对所述第二实体单元执行第二阶段程序化操作。在本发明的一范例实施例中，所述来源节点还包括所述实体单元中的至少一第三实体单元，所述回收节点还包括所述实体单元中的一第四实体单元，且所述数据整并操作还包括：从所述第三实体单元读取第二数据；以及在所述第一阶段程序化操作与所述第二阶段程序化操作之间，根据所述第二数据程序化所述第四实体单元。在本发明的一范例实施例中，所述数据整并操作还包括：将经由所述第一读取操作读取的所述第一数据暂存于缓冲存储器，以提供用于所述第一阶段程序化操作的所述第一数据；将第二数据暂存于所述缓冲存储器，且所述第二数据于所述缓冲存储器中覆盖经由所述第一读取操作读取的所述第一数据的至少一部分数据；以及将经由所述第二读取操作读取的所述第一数据暂存于所述缓冲存储器，以提供用于所述第二阶段程序化操作的所述第一数据。在本发明的一范例实施例中，所述的数据整并方法还包括：将读取信息纪录于管理表格，其中所述读取信息反映所述第一实体单元是否经过所述第一读取操作与所述第二读取操作的至少其中之一读取；以及根据所述读取信息抹除所述第一实体单元。在本发明的一范例实施例中，所述的数据整并方法还包括：将经由所述第一读取操作或所述第二读取操作读取的所述第一数据暂存于缓冲存储器。所述第二实体单元具有基本容量，且所述缓冲存储器的可用容量小于所述基本容量的两倍。本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以执行数据整并操作，以将从来源节点收集的有效数据存储至回收节点。所述来源节点包括所述实体单元中的至少一第一实体单元，所述回收节点包括所述实体单元中的第二实体单元，并且所述数据整并操作包括：发送第一读取指令序列以指示经由第一读取操作从所述第一实体单元读取第一数据；发送第一写入指令序列以指示根据所述第一数据对所述第二实体单元执行第一阶段程序化操作；在执行所述第一阶段程序化操作后，发送第二读取指令序列以指示经由第二读取操作再次从所述第一实体单元读取所述第一数据；以及发送第二写入指令序列以指示根据经由所述第二读取操作读取的所述第一数据对所述第二实体单元执行第二阶段程序化操作。在本发明的一范例实施例中，所述数据整并操作还包括：将经由所述第一读取操作读取的所述第一数据暂存于缓冲存储器，以提供用于所述第一阶段程序化操作的所述第一数据；将第二数据暂存于所述缓冲存储器，且所述第二数据于所述缓冲存储器中覆盖经由所述第一读取操作读取的所述第一数据；以及将经由所述第二读取操作读取的所述第一数据暂存于所述缓冲存储器，以提供用于所述第二阶段程序化操作的所述第一数据。在本发明的一范例实施例中，所述存储器控制电路单元还用以将读取信息纪录于管理表格并根据所述读取信息抹除所述第一实体单元。所述读取信息反映所述第一实体单元是否经过所述第一读取操作与所述第二读取操作的至少其中之一读取。在本发明的一范例实施例中，所述存储器控制电路单元还用以将经由所述第一读取操作或所述第二读取操作读取的所述第一数据暂存于缓冲存储器。所述第二实体单元具有基本容量，且所述缓冲存储器的可用容量小于所述基本容量的两倍。本发明的范例实施例另提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以执行数据整并操作，以将从来源节点收集的有效数据存储至回收节点。所述来源节点包括所述实体单元中的至少一第一实体单元，所述回收节点包括所述实体单元中的第二实体单元，并且所述数据整并操作包括：发送第一读取指令序列以指示经由第一读取操作从所述第一实体单元读取第一数据；发送第一写入指令序列以指示根据所述第一数据对所述第二实体单元执行第一阶段程序化操作；在执行所述第一阶段程序化操作后，发送第二读取指令序列以指示经由第二读取操作再次从所述第一实体单元读取所述第一数据；以及发送第二写入指令序列以指示根据经由所述第二读取操作读取的所述第一数据对所述第二实体单元执行第二阶段程序化操作。在本发明的一范例实施例中，所述来源节点还包括所述实体单元中的至少一第三实体单元，所述回收节点还包括所述实体单元中的一第四实体单元，且所述数据整并操作还包括：发送第三读取指令序列以指示从所述第三实体单元读取第二数据；以及在所述第一阶段程序化操作与所述第二阶段程序化操作之间，发送第三写入指令序列以指示根据所述第二数据程序化所述第四实体单元。在本发明的一范例实施例中，所述的存储器控制电路单元还包括缓冲存储器。所述缓冲存储器连接至所述存储器管理电路，且所述数据整并操作还包括：将经由所述第一读取操作读取的所述第一数据暂存于所述缓冲存储器，以提供用于所述第一阶段程序化操作的所述第一数据；将第二数据暂存于所述缓冲存储器，且所述第二数据于所述缓冲存储器中覆盖经由所述第一读取操作读取的所述第一数据；以及将经由所述第二读取操作读取的所述第一数据暂存于所述缓冲存储器，以提供用于所述第二阶段程序化操作的所述第一数据。在本发明的一范例实施例中，所述存储器管理电路还用以将读取信息纪录于管理表格并根据所述读取信息抹除所述第一实体单元，其中所述读取信息反映所述第一实体单元是否经过所述第一读取操作与所述第二读取操作的至少其中之一读取。在本发明的一范例实施例中，所述第二实体单元依序经由所述第一阶段程序化操作与所述第二阶段程序化操作的程序化以存储所述第一数据。在本发明的一范例实施例中，所述第一阶段程序化操作与所述第二阶段程序化操作属于多阶段程序化操作，且所述第二实体单元中经所述多阶段程序化操作程序化的一个存储单元存储不少于3个位元。在本发明的一范例实施例中，所述的存储器控制电路单元还包括缓冲存储器。所述缓冲存储器连接至所述存储器管理电路，且所述存储器管理电路还用以将经由所述第一读取操作或所述第二读取操作读取的所述第一数据暂存于所述缓冲存储器。所述第二实体单元具有基本容量，且所述缓冲存储器的可用容量小于所述基本容量的两倍。基于上述，在数据整并操作中，第一实体单元中的相同数据可以被读取至少两次，以根据经由不同读取操作所读取的数据来完成对于第二实体单元的多阶段程序化操作。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图；图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图；图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；图5a是根据本发明的一范例实施例所示出的存储单元阵列的示意图；图5b是根据本发明的另一范例实施例所示出的存储单元阵列的示意图；图6是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；图7是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；图8是根据本发明的一范例实施例所示出的程序化实体单元的示意图；图9是根据本发明的一范例实施例所示出的程序化实体单元的示意图；图10是根据本发明的一范例实施例所示出的程序化实体单元的示意图；图11是根据本发明的一范例实施例所示出的程序化某一个实体管理单元中的多个实体单元的示意图；图12是根据本发明的一范例实施例所示出的数据整并操作的示意图；图13至图17是根据本发明的一范例实施例所示出的数据整并操作的示意图；图18是根据本发明的一范例实施例所示出的数据整并方法的流程图。附图标号说明：10、30：存储器存储装置11、31：主机系统110：系统总线111：处理器112：随机存取存储器113：只读存储器114：数据传输接口12：输入/输出(i/o)装置20：主机板201：随身盘202：存储卡203：固态硬盘204：无线存储器存储装置205：全球定位系统模块206：网络接口卡207：无线传输装置208：键盘209：荧幕210：喇叭32：sd卡33：cf卡34：嵌入式存储装置341：嵌入式多媒体卡342：嵌入式多芯片封装存储装置402：连接接口单元404：存储器控制电路单元406：可复写式非易失性存储器模块502、522：存储单元504：位线506：字线508：共用源极线510、520：存储单元阵列512：选择闸漏极晶体管514：选择闸源极晶体管524：位线524(1)～524(4)：字节526(1)～526(8)：字线层：602：存储器管理电路604：主机接口606：存储器接口608：错误检查与校正电路610：缓冲存储器612：电源管理电路701：存储区702：替换区710(0)～710(b)、1110(0)～1110(d)、1210(0)～1210(e)、1220(0)～1220(f)、1310(0)～1310(g)、1320(0)～1320(h)、1610(0)～1610(i)：实体单元712(0)～712(c)：逻辑单元801、802、811～814、821～828、901～908、911～926、1001～1016、1021～1036：状态1110：实体管理单元1210、1310、1320、1610：来源节点1220：回收节点1300、1400、1600：数据1301、1401、1501、1601、1701：读取操作1302、1402、1602：第一阶段程序化操作1502、1702：第二阶段程序化操作s1810：步骤(启动数据整并操作)s1820：步骤s1821：步骤(经由第一读取操作从第一实体单元读取第一数据)s1822：步骤(根据第一数据对第二实体单元执行第一阶段程序化操作)s1823：步骤(经由第二读取操作再次从第一实体单元读取第一数据)s1824：步骤(根据经由第二读取操作读取的第一数据对第二实体单元执行第二阶段程序化操作)s1830：步骤(结束数据整并操作)具体实施方式一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccessmemory,ram)112、只读存储器(readonlymemory,rom)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(systembus)110。在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与i/o装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至i/o装置12或从i/o装置12接收输入信号。在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(solidstatedrive,ssd)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(nearfieldcommunication,nfc)存储器存储装置、无线传真(wifi)存储器存储装置、蓝牙(bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，ibeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(globalpositioningsystem,gps)模块205、网络接口卡206、无线传输装置207、键盘208、荧幕209、喇叭210等各式i/o装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(securedigital,sd)卡32、小型快闪(compactflash,cf)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedmultimediacard,emmc)341和/或嵌入式多芯片封装(embeddedmultichippackage,emcp)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。连接接口单元402用以将存储器存储装置10连接至主机系统11。在本范例实施例中，连接接口单元402是相容于序列先进附件(serialadvancedtechnologyattachment,sata)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并列先进附件(paralleladvancedtechnologyattachment,pata)标准、电气和电子工程师协会(instituteofelectricalandelectronicengineers,ieee)1394标准、高速周边零件连接接口(peripheralcomponentinterconnectexpress,pciexpress)标准、通用序列总线(universalserialbus,usb)标准、sd接口标准、超高速一代(ultrahighspeed-i,uhs-i)接口标准、超高速二代(ultrahighspeed-ii,uhs-ii)接口标准、记忆棒(memorystick,ms)接口标准、mcp接口标准、mmc接口标准、emmc接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、emcp接口标准、cf接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。存储器控制电路单元404用以执行以硬件形式或韧件形式实作的多个逻辑闸或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个位元的快闪存储器模块)、多阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个位元的快闪存储器模块)、三阶存储单元(triplelevelcell，tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个位元的快闪存储器模块)、四阶存储单元(quadlevelcell，qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个位元的快闪存储器模块)其他快闪存储器模块或其他具有相同特性的存储器模块。可复写式非易失性存储器模块406中的存储单元是以阵列的方式设置。以下分别以二维阵列与三维阵列来对不同范例实施例中的存储单元阵列进行说明。须注意的是，以下范例实施例只是存储单元阵列的几种范例，在其他的范例实施例中，存储单元阵列的配置方式可以被调整以符合实务上的需求。图5a是根据本发明的一范例实施例所示出的存储单元阵列的示意图。请参照图5a，存储单元阵列510包括用以存储数据的多个存储单元502、多个选择闸漏极(selectgatedrain,sgd)晶体管512与多个选择闸源极(selectgatesource,sgs)晶体管514、连接此些存储单元502的多条位线504、多条字线506、与共用源极线508。存储单元502是以阵列方式配置在位线504与字线506的交叉点上，如图5a所示。图5b是根据本发明的另一范例实施例所示出的存储单元阵列的示意图。请参照图5b，存储单元阵列520包括用以存储数据的多个存储单元522、多个字节524(1)～524(4)及多个字线层526(1)～526(8)。字节524(1)～524(4)彼此独立(例如，彼此分离)并且沿第一方向(例如，x轴)排列。字节524(1)～524(4)中的每一个字节包括彼此独立(例如，彼此分离)的多条位线524。包含于每一字节中的位线524沿第二方向(例如，y轴)排列并且往第三方向(例如，z轴)延伸。字线层526(1)～526(8)彼此独立(例如，彼此分离)并且沿第三方向堆叠。在本范例实施例中，字线层526(1)～526(8)中的每一个字线层亦可视为一个平面(亦称为字线平面)。每一个存储单元522被配置于字节524(1)～524(4)中的每一位线524与字线层526(1)～526(8)之间的每一个交错处。然而，在另一范例实施例中，一个字节可以包括更多或更少的位线，并且一个字线层也可以让更多或更少的字节通过。可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个位元。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个位元。图6是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图6，存储器控制电路单元404包括存储器管理电路602、主机接口604及存储器接口606。存储器管理电路602用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路602具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路602的操作时，等同于说明存储器控制电路单元404的操作。在本范例实施例中，存储器管理电路602的控制指令是以韧件形式来实作。例如，存储器管理电路602具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。在另一范例实施例中，存储器管理电路602的控制指令亦可以程序码形式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路602具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路602的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。此外，在另一范例实施例中，存储器管理电路602的控制指令亦可以一硬件形式来实作。例如，存储器管理电路602包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路602还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。主机接口604是连接至存储器管理电路602并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口604来传送至存储器管理电路602。在本范例实施例中，主机接口604是相容于sata标准。然而，必须了解的是本发明不限于此，主机接口604亦可以是相容于pata标准、ieee1394标准、pciexpress标准、usb标准、sd标准、uhs-i标准、uhs-ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。存储器接口606是连接至存储器管理电路602并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口606转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路602要存取可复写式非易失性存储器模块406，存储器接口606会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位等)的相对应的指令序列。这些指令序列例如是由存储器管理电路602产生并且通过存储器接口606传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路608、缓冲存储器610与电源管理电路612。错误检查与校正电路608是连接至存储器管理电路602并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路602从主机系统11中接收到写入指令时，错误检查与校正电路608会为对应此写入指令的数据产生对应的错误更正码(errorcorrectingcode,ecc)和/或错误检查码(errordetectingcode，edc)，并且存储器管理电路602会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路602从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路608会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。缓冲存储器610是连接至存储器管理电路602并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路612是连接至存储器管理电路602并且用以控制存储器存储装置10的电源。在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器，和/或图6的存储器管理电路亦称为快闪存储器管理电路。图7是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图7，存储器管理电路602会将可复写式非易失性存储器模块406的实体单元710(0)～710(b)逻辑地分组至存储区701与替换区702。存储区701中的实体单元710(0)～710(a)是用以存储数据，而替换区702中的实体单元710(a+1)～710(b)则是用以替换存储区701中损坏的实体单元。例如，若从某一个实体单元中读取的数据所包含的错误过多而无法被更正时，此实体单元会被视为是损坏的实体单元。须注意的是，若替换区702中没有可用的实体单元，则存储器管理电路602可能会将整个存储器存储装置10宣告为写入保护(writeprotect)状态，而无法再写入数据。存储器管理电路602是基于一个实体单元来程序化存储单元。也就是说，属于同一个实体单元的存储单元可同步被程序化。例如，一个实体单元可以包括n条字线上的存储单元，且n可以为4或其他整数(例如2、8或16等)。换言之，一个实体单元可包含n条字线上的存储单元或由n条字线上的存储单元组成。然而，在另一范例实施例中，一个实体单元也可以包含更多或更少的存储单元，本发明不加以限制。在一范例实施例中，一个实体单元亦可称为一个层(或存储器层)。存储器管理电路602会配置逻辑单元712(0)～712(c)以映射存储区701中的实体单元710(0)～710(a)。在本范例实施例中，一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑层或由多个连续或不连续的逻辑地址组成。此外，逻辑单元712(0)～712(c)中的每一者可被映射至一或多个实体单元。存储器管理电路602会将逻辑单元与实体单元之间的映射关系(亦称为逻辑-实体地址映射关系)记录于至少一逻辑-实体地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路602可根据此逻辑-实体地址映射表来执行对于存储器存储装置10的数据存取操作。在一范例实施例中，存储器管理电路602会对某一实体单元执行一多阶段程序化操作，以将数据(亦称为写入数据)存储至此实体单元。例如，此多阶段程序化操作可至少包括第一阶段程序化操作与第二阶段程序化操作，且第二阶段程序化操作会在第一阶段程序化操作之后执行。此外，在执行对于此实体单元的第一阶段程序化操作与第二阶段程序化操作之间，对于另一个实体单元的程序化操作可被执行。图8是根据本发明的一范例实施例所示出的程序化实体单元的示意图。以tlcnand型快闪存储器模块为例，对于某一个实体单元的多阶段程序化操作可将属于此实体单元的每一个存储单元程序化至存储3个位元的状态。请参照图8，在程序化某一个实体单元之前，此实体单元的存储单元皆属于状态era。例如，在抹除此实体单元后，经抹除的存储单元皆属于状态era。属于状态era的存储单元的临界电压皆位于一预设电压范围(亦称为抹除电压范围)内。在对此实体单元执行一次程序化操作后，经程序化的存储单元可属于状态801与状态802。属于不同状态的存储单元会具有不同的临界电压。例如，属于状态802的存储单元的临界电压大于属于状态801的存储单元的临界电压。然后，在对此实体单元执行下一次程序化操作后，经程序化的存储单元会属于状态811～814且存储单元的临界电压会随之改变。例如，属于状态811的存储单元具有最低的临界电压，而属于状态814的存储单元具有最高的临界电压。接着，在对此实体单元执行下一次程序化操作后，经程序化的存储单元会属于状态821～828且存储单元的临界电压会随之改变。例如，属于状态821的存储单元具有最低的临界电压，而属于状态828的存储单元具有最高的临界电压。属于状态821～828的每一个存储单元皆存储3个位元。图9是根据本发明的一范例实施例所示出的程序化实体单元的示意图。以qlcnand型快闪存储器模块为例，对于某一个实体单元的多阶段程序化操作可将属于此实体单元的每一个存储单元程序化至存储4个位元的状态。请参照图9，以qlcnand型快闪存储器模块为例，在程序化某一个实体单元之前，此实体单元的存储单元皆属于状态era。在对此实体单元执行一次程序化操作后，经程序化的存储单元会属于状态901～908。例如，属于状态908的存储单元的临界电压大于属于状态901的存储单元的临界电压。然后，在对此实体单元执行下一次程序化操作后，经程序化的存储单元会属于状态911～926且存储单元的临界电压会随之改变。例如，属于状态926的存储单元的临界电压大于属于状态911的存储单元的临界电压。属于状态911～926的每一个存储单元皆存储4个位元。在图8与图9的范例实施例中，先执行的程序化操作可视为所述第一阶段程序化操作，而后执行的程序化操作可视为所述第二阶段程序化操作。例如，在图8的一范例实施例中，第一阶段程序化操作将存储单元程序化至属于状态801与802(或811～814)，而第二阶段程序化操作则将存储单元程序化至属于状态811～814(或821～828)。在图9的一范例实施例中，第一阶段程序化操作将存储单元程序化至属于状态901～908，而第二阶段程序化操作则将存储单元程序化至属于状态911～926。须注意的是，本发明并不限制多阶段程序化操作中不同程序化阶段对于存储单元的程序化程序。图10是根据本发明的一范例实施例所示出的程序化实体单元的示意图。本范例实施例也是以qlcnand型快闪存储器模块的程序化为例。请参照图10，在程序化某一个实体单元之前，此实体单元的存储单元皆属于状态era。在对此实体单元执行一次程序化操作后，经程序化的存储单元会属于状态1001～1016。然后，在对此实体单元执行下一次程序化操作后，经程序化的存储单元会属于状态1021～1036。属于状态1021～1036的每一个存储单元皆存储4个位元。须注意的是，在图10的范例实施例中，第一阶段程序化操作是概略地调整存储单元的临界电压。尔后，在第二阶段程序化操作中，存储单元的临界电压被更精确地调整至对应于状态1021～1036的电压位置。图11是根据本发明的一范例实施例所示出的程序化某一个实体管理单元中的多个实体单元的示意图。请参照图11，一个实体管理单元1110包括多个实体单元1110(0)～1110(d)。例如，d可为8、16、32等正整数，本发明不加以限制。在一范例实施例中，属于实体管理单元1110的实体单元1110(0)～1110(d)可被同步抹除。此外，实体单元1110(0)～1110(d)会被交错地程序化。在一范例实施例中，在将数据存入实体管理单元1110时，实体单元1110(0)～1110(d)可依照图11中标示的数字来依序执行多阶段程序化操作。例如，某一写入数据(亦称为第一数据)可先被暂存于图6的缓冲存储器610。根据缓冲存储器610中的第一数据，实体单元1110(0)的第一阶段程序化操作可被执行(对应于图11的标号1)。在执行实体单元1110(0)的第一阶段程序化操作后，另一写入数据(亦称为第二数据)可被暂存于缓冲存储器610。根据缓冲存储器610中的第二数据，实体单元1110(1)的第一阶段程序化操作可被执行(对应于图11的标号2)。在执行实体单元1110(1)的第一阶段程序化操作后，根据缓冲存储器610中的第一数据，实体单元1110(0)的第二阶段程序化操作可被执行(对应于图11的标号3)。须注意的是，在完成实体单元1110(0)的第二阶段程序化操作后，可判定对于实体单元1110(0)的多阶段程序化操作已完成且第一数据已被存储于实体单元1110(0)。在执行实体单元1110(0)的第二阶段程序化操作后，另一写入数据(亦称为第三数据)可被暂存于图6的缓冲存储器610。然后，根据缓冲存储器610中的第三数据，实体单元1110(2)的第一阶段程序化操作可被执行(对应于图11的标号4)。在执行实体单元1110(2)的第一阶段程序化操作后，第二数据可再次被暂存于图6的缓冲存储器610。然后，根据缓冲存储器610中的第二数据，实体单元1110(1)的第二阶段程序化操作可被执行(对应于图11的标号5)。须注意的是，在完成实体单元1110(1)的第二阶段程序化操作后，可判定对于实体单元1110(1)的多阶段程序化操作已完成且第二数据已被存储于实体单元1110(1)。依此类推，实体管理单元1110中的剩余实体单元可以交错地被程序化，以存储其他数据。在一范例实施例中，缓冲存储器610的可用容量可能会受到设备建置成本的限制。例如，设计人员可能会减少缓冲存储器610的可用容量来降低设备建置成本。因此，在一范例实施例中，图6的缓冲存储器610的可用空间可能不足以同时存储所述第一数据与所述第二数据。或者，从另一角度来看，假设每一个实体单元具有一基本容量，则缓冲存储器610的可用容量可小于此基本容量的两倍。若缓冲存储器610的可用容量小于此基本容量的两倍，则缓冲存储器610的可用空间同样不足以同时存储所述第一数据与所述第二数据。根据图11的范例实施例，第一数据是用来执行对于实体单元1110(0)的多阶段程序化操作(对应于标号1与3)，而第二数据是用来执行对于实体单元1110(1)的多阶段程序化操作(对应于标号2与5)。若缓冲存储器610的可用空间不足以同时存储所述第一数据与所述第二数据，则在程序化实体单元1110(0)与1110(1)时，原先暂存在缓冲存储器610中用以执行对于实体单元1110(0)的第一阶段程序化操作(对应于图11的标号1)的第一数据的至少一部分数据可能会被用以执行对于实体单元1110(1)的第一阶段程序化操作(对应于图11的标号2)的第二数据覆写。因此，在执行对于实体单元1110(1)的第一阶段程序化操作(对应于图11的标号2)后，缓冲存储器610中可能不具有完整的第一数据以供对于实体单元1110(0)的第二阶段程序化操作(对应于图11的标号3)使用。在图11的一范例实施例中，在执行实体单元1110(1)的第一阶段程序化操作(对应于图11的标号2)后，第一数据可重新被读取并暂存于缓冲存储器610。例如，若第一数据是来自图1的主机系统11的即时数据，则第一数据可以重新从主机系统11接收。或者，若第一数据是从图7的存储区710中的某一个实体单元读取的数据，则此第一数据可以再次从此实体单元读取。在重新将第一数据暂存于缓冲存储器610后，根据缓冲存储器610中的第一数据，实体单元1110(0)的第二阶段程序化操作可被执行(对应于图11的标号3)。类似地，在将重新读取的第一数据暂存至缓冲存储器610后，缓冲存储器610中的第二数据的至少一部分数据可能会被覆写。因此，在图11的一范例实施例中，在执行对于实体单元1110(1)的第二阶段程序化操作(对应于图11的标号5)之前，第二数据可重新从主机系统11接收(或重新从某一个实体单元读取)并暂存于缓冲存储器610，以供对于实体单元1110(1)的第二阶段程序化操作使用。图12是根据本发明的一范例实施例所示出的数据整并操作的示意图。请参照图12，在特定时间点，存储器管理电路602可执行数据整并操作。例如，此特定时间点可以是当图7的存储区701中的闲置实体单元不足时、当图1的存储器存储装置10处于闲置状态时，或者满足所设定的条件的任意时间点。在一范例实施例中，数据整并操作亦称为垃圾收集操作。在启动数据整并操作后，存储器管理电路602可发送读取指令序列至图4的可复写式非易失性存储器模块406以指示从作为来源节点1210的实体单元1210(0)～1210(e)中读取有效数据。所读取的有效数据(亦称为所收集的有效数据)可被暂存于缓冲存储器610。然后，存储器管理电路602可发送写入指令序列至图4的可复写式非易失性存储器模块406以指示将缓冲存储器610中的数据(即所收集的有效数据)存储至作为回收节点(或目标节点)1220的实体单元1220(0)～1220(f)。在将从作为来源节点1210的某一个实体单元的有效数据完整存储至来源节点1220后，此实体单元(或者包含此实体单元的实体管理单元)可被抹除。例如，假设根据来自实体单元1210(0)的有效数据经由多阶段程序化操作完整地程序化至实体单元1220(0)后，实体单元1210(0)(或者包含实体单元1210(0)的实体管理单元)可被抹除。经抹除的实体单元(或实体管理单元)可成为一个新的闲置实体单元(或闲置实体管理单元)。换言之，经由数据整并操作，新的闲置实体单元可被释放。此外，若满足特定条件(例如产生足够的闲置实体单元)，数据整并操作可被停止。图13至图17是根据本发明的一范例实施例所示出的数据整并操作的示意图。请参照图13，假设在数据整并操作中，有效数据被从来源节点1310与1320收集并且被写入至作为回收节点的实体管理单元1110。在启动数据整并操作后，经由读取操作1301，数据1300被从来源节点1310中的实体单元1310(0)～1310(g)的至少其中一者读取并且被暂存至缓冲存储器610。根据缓冲存储器610中经由读取操作1301所读取的数据1300，第一阶段程序化操作1302可被执行以程序化实体管理单元1110中的实体单元1110(0)(对应于图13的标号1)。请参照图14，经第一阶段程序化操作1302程序化的实体单元1110(0)以斜线标记。在执行第一阶段程序化操作1302后，经由读取操作1401，数据1400被从来源节点1320中的实体单元1320(0)～1320(h)的至少其中一者读取并且被暂存至缓冲存储器610。例如，数据1400可在缓冲存储器610中覆写原先存储的数据1300的至少一部分数据。根据缓冲存储器610中经由读取操作1401所读取的数据1400，第一阶段程序化操作1402可被执行以程序化实体单元1110(1)(对应于图14的标号2)。请参照图15，经第一阶段程序化操作1402程序化的实体单元1110(1)以斜线标记。在执行第一阶段程序化操作1402后，经由读取操作1501，数据1300再次被从来源节点1310中的实体单元1310(0)～1310(g)的至少其中一者读取并且被暂存至缓冲存储器610。例如，数据1300可在缓冲存储器610中覆写原先存储的数据1400的至少一部分数据。根据缓冲存储器610中经由读取操作1501所读取的数据1300，第二阶段程序化操作1502可被执行以再次程序化实体单元1110(0)(对应于图15的标号3)。须注意的是，图13的读取操作1301与图15的读取操作1501是从相同的实体单元中读取数据1300。例如，若读取操作1301是从实体单元1310(0)读取数据1300，则读取操作1501也是从实体单元1310(0)读取数据1300。换言之，读取操作1301与1501是读取存储于相同实体地址的数据1300。或者，从另一角度来看，经由读取操作1301与1501重复从相同的实体单元中读取的数据1300会被用来对实体单元1110(0)执行多阶段程序化操作。请参照图16，经第二阶段程序化操作1502程序化的实体单元1110(0)以网底标记。在执行第二阶段程序化操作1502后，经由读取操作1601，数据1600被从另一来源节点1610中的实体单元1610(0)～1610(i)的至少其中一者读取并且被暂存至缓冲存储器610。例如，数据1600可在缓冲存储器610中覆写原先存储的数据1300的至少一部分数据。根据缓冲存储器610中经由读取操作1601所读取的数据1600，第一阶段程序化操作1602可被执行以程序化实体单元1110(2)(对应于图16的标号4)。请参照图17，经第一阶段程序化操作1602程序化的实体单元1110(2)以斜线标记。在执行第一阶段程序化操作1602后，经由读取操作1701，数据1400再次被从来源节点1320中的实体单元1320(0)～1320(h)的至少其中一者读取并且被暂存至缓冲存储器610。例如，数据1400可在缓冲存储器610中覆写原先存储的数据1600的至少一部分数据。根据缓冲存储器610中经由读取操作1701所读取的数据1400，第二阶段程序化操作1702可被执行以再次程序化实体单元1110(1)(对应于图17的标号5)。须注意的是，图14的读取操作1401与图17的读取操作1701是从相同的实体单元中读取数据1400。例如，若读取操作1401是从实体单元1320(0)读取数据1400，则读取操作1701也是从实体单元1320(0)读取数据1400。换言之，读取操作1401与1701是读取存储于相同实体地址的数据1400。或者，从另一角度来看，经由读取操作1401与1701重复从相同的实体单元中读取的数据1400会被用来对实体单元1110(1)执行多阶段程序化操作。依此类推，更多的有效数据可以被从来源节点收集并且被存入作为回收节点的实体管理单元1110。此外，图13至图17的范例实施例中对于实体管理单元1110的使用相同或相似于图11的范例实施例中对于实体管理单元1110的使用。在一范例实施例中，存储器管理电路602还将与实体单元的读取相关的读取信息记录于一管理表格。此读取信息可反映作为来源节点的某一个实体单元是否经过一或多次的读取操作(或一预设次数)的读取。以图13的范例实施例为例，假设在刚开始执行数据整并操作时，管理表格中对应于实体单元1310(0)的读取信息为初始读取旗标(例如数值0)。在经由读取操作1301从实体单元1310(0)读取数据1300后，对应于实体单元1310(0)的读取信息可被更新。例如，可在管理表格中将对应于实体单元1310(0)的读取信息更新为第一读取旗标(例如数值1)，以反映实体单元1310(0)已经在数据整并操作中经由读取操作1301读取。在图15的范例实施例中，在经由读取操作1501再次从实体单元1310(0)读取数据1300后，对应于实体单元1310(0)的读取信息可再次被更新。例如，可在管理表格中将对应于实体单元1310(0)的读取信息更新为第二读取旗标(例如数值2)，以反映实体单元1310(0)已经在数据整并操作中经由读取操作1501读取。或者，从另一角度来看，对应于实体单元1310(0)的初始读取旗标可反映实体单元1310(0)在数据整并操作中尚未被读取过；对应于实体单元1310(0)的第一读取旗标可反映实体单元1310(0)在数据整并操作中被读取过一次；和/或对应于实体单元1310(0)的第二读取旗标可反映实体单元1310(0)在数据整并操作中被读取过两次。此外，在一范例实施例中，对应于实体单元1310(0)的读取信息亦可以仅包括初始读取旗标与第二读取旗标，以反映实体单元1310(0)是否在数据整并操作中被读取过两次。在一范例实施例中，存储器管理电路602可根据对应于某一实体单元的读取信息决定是否抹除此实体单元。例如，在执行数据整并操作后，存储器管理电路602可判断对应于某一实体单元的读取信息是否为第二读取旗标。若对应于此实体单元的读取信息为第二读取旗标，表示此实体单元已在数据整并操作中被读取过两次，故存储器管理电路602可指示抹除此实体单元。反之，若对应于此实体单元的读取信息不为第二读取旗标，表示此实体单元尚未在数据整并操作中被读取过两次，故存储器管理电路602可不指示抹除此实体单元。例如，在图13的范例实施例中，实体单元1310(0)仅被读取一次以提供用于第一阶段程序化操作1302的数据1300，则存储器管理电路602可根据对应于实体单元1310(0)的读取信息而暂不抹除实体单元1310(0)。在图15的范例实施例中，实体单元1310(0)被读取第二次以提供用于第二阶段程序化操作1502的数据1300，故存储器管理电路602可根据对应于实体单元1310(0)的读取信息而抹除实体单元1310(0)。须注意的是，在前述范例实施例中，经多阶段程序化操作的某一个存储单元可以存储3或4个位元。然而，在另一范例实施例中，经多阶段程序化操作的某一个存储单元可以存储更多或更少位元(例如2个或8个位元)，本发明不加以限制。此外，一个多阶段程序化操作可以包括更多阶段的程序化操作，而不限于第一阶段程序化操作与第二阶段程序化操作。例如，在图8的一范例实施例中，可视为所执行的多阶段程序化操作包含第一阶段程序化操作、第二阶段程序化操作及第三阶段程序化操作。第一阶段程序化操作用以将存储单元程序化至属于状态801与802。第二阶段程序化操作用以将存储单元程序化至属于状态811～814。第三阶段程序化操作用以将存储单元程序化至属于状态821～828。在一范例实施例中，一个实体单元亦可以被读取更多次(例如3次或4次)，以执行第三阶段程序化操作或第四阶段程序化操作。图18是根据本发明的一范例实施例所示出的数据整并方法的流程图。请参照图18，在步骤s1810中，启动数据整并操作。在步骤s1820中，执行数据整并操作。步骤s1820包括步骤s1821～s1824。在步骤s1821中，经由第一读取操作从第一实体单元读取第一数据。在步骤s1822中，根据第一数据对第二实体单元执行第一阶段程序化操作。在步骤s1823中，经由第二读取操作再次从第一实体单元读取第一数据。在步骤s1824中，根据经由第二读取操作读取的第一数据对第二实体单元执行第二阶段程序化操作。在步骤s1830中，结束数据整并操作。然而，图18中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图18中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图18的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。综上所述，在数据整并操作中，第一实体单元中的相同数据可以被读取至少两次，以根据经由不同读取操作所读取的数据来完成对于第二实体单元的多阶段程序化操作。藉此，即便存储器存储装置因为成本考量而减少其中的缓冲存储器的可用空间，对于单一实体单元的多阶段程序化操作也可以被顺利完成，而不需要额外提高缓冲存储器的容量。在一范例实施例中，前述对同一个实体单元执行多次数据读取操作以完成多阶段程序化操作的机制，也可以有效提高存储器存储装置对于缓冲存储器的容量较小的存储器控制器(或控制芯片)的相容性。虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属
技术领域：
：中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围权利要求所界定的为准。当前第1页1 2 3 当前第1页1 2 3
技术特征：
1.一种数据整并方法，用于包括多个实体单元的存储器存储装置，且所述数据整并方法包括：
执行数据整并操作，以将从来源节点收集的有效数据存储至回收节点，
其中所述来源节点包括所述多个实体单元中的至少一第一实体单元，所述回收节点包括所述多个实体单元中的第二实体单元，并且
所述数据整并操作包括：
经由第一读取操作从所述至少一第一实体单元读取第一数据；
根据所述第一数据对所述第二实体单元执行第一阶段程序化操作；
在执行所述第一阶段程序化操作后，经由第二读取操作再次从所述至少一第一实体单元读取所述第一数据；以及
根据经由所述第二读取操作读取的所述第一数据对所述第二实体单元执行第二阶段程序化操作。
2.根据权利要求1所述的数据整并方法，其中所述来源节点还包括所述多个实体单元中的至少一第三实体单元，所述回收节点还包括所述多个实体单元中的第四实体单元，且所述数据整并操作还包括：
从所述至少一第三实体单元读取第二数据；以及
在所述第一阶段程序化操作与所述第二阶段程序化操作之间，根据所述第二数据程序化所述第四实体单元。
3.根据权利要求1所述的数据整并方法，其中所述数据整并操作还包括：
将经由所述第一读取操作读取的所述第一数据暂存于缓冲存储器，以提供用于所述第一阶段程序化操作的所述第一数据；
将第二数据暂存于所述缓冲存储器，且所述第二数据于所述缓冲存储器中覆盖经由所述第一读取操作读取的所述第一数据的至少一部分数据；以及
将经由所述第二读取操作读取的所述第一数据暂存于所述缓冲存储器，以提供用于所述第二阶段程序化操作的所述第一数据。
4.根据权利要求1所述的数据整并方法，还包括：
将读取信息纪录于管理表格，其中所述读取信息反映所述至少一第一实体单元是否经过所述第一读取操作与所述第二读取操作的至少其中之一读取；以及
根据所述读取信息抹除所述至少一第一实体单元。
5.根据权利要求1所述的数据整并方法，其中所述第二实体单元依序经由所述第一阶段程序化操作与所述第二阶段程序化操作的程序化以存储所述第一数据。
6.根据权利要求1所述的数据整并方法，其中所述第一阶段程序化操作与所述第二阶段程序化操作属于多阶段程序化操作，且所述第二实体单元中经所述多阶段程序化操作程序化的一个存储单元存储不少于3个位元。
7.根据权利要求1所述的数据整并方法，还包括：
将经由所述第一读取操作或所述第二读取操作读取的所述第一数据暂存于缓冲存储器，
其中所述第二实体单元具有基本容量，且所述缓冲存储器的可用容量小于所述基本容量的两倍。
8.一种存储器存储装置，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块，其包括多个实体单元；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以执行数据整并操作，以将从来源节点收集的有效数据存储至回收节点，
所述来源节点包括所述多个实体单元中的至少一第一实体单元，所述回收节点包括所述多个实体单元中的第二实体单元，并且
所述数据整并操作包括：
发送第一读取指令序列以指示经由第一读取操作从所述至少一第一实体单元读取第一数据；
发送第一写入指令序列以指示根据所述第一数据对所述第二实体单元执行第一阶段程序化操作；
在执行所述第一阶段程序化操作后，发送第二读取指令序列以指示经由第二读取操作再次从所述至少一第一实体单元读取所述第一数据；以及
发送第二写入指令序列以指示根据经由所述第二读取操作读取的所述第一数据对所述第二实体单元执行第二阶段程序化操作。
9.根据权利要求8所述的存储器存储装置，其中所述来源节点还包括所述多个实体单元中的至少一第三实体单元，所述回收节点还包括所述多个实体单元中的一第四实体单元，且所述数据整并操作还包括：
发送第三读取指令序列以指示从所述至少一第三实体单元读取第二数据；以及
在所述第一阶段程序化操作与所述第二阶段程序化操作之间，发送第三写入指令序列以指示根据所述第二数据程序化所述第四实体单元。
10.根据权利要求8所述的存储器存储装置，其中所述数据整并操作还包括：
将经由所述第一读取操作读取的所述第一数据暂存于缓冲存储器，以提供用于所述第一阶段程序化操作的所述第一数据；
将第二数据暂存于所述缓冲存储器，且所述第二数据于所述缓冲存储器中覆盖经由所述第一读取操作读取的所述第一数据的至少一部分数据；以及
将经由所述第二读取操作读取的所述第一数据暂存于所述缓冲存储器，以提供用于所述第二阶段程序化操作的所述第一数据。
11.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以将读取信息纪录于管理表格并根据所述读取信息抹除所述至少一第一实体单元，其中所述读取信息反映所述至少一第一实体单元是否经过所述第一读取操作与所述第二读取操作的至少其中之一读取。
12.根据权利要求8所述的存储器存储装置，其中所述第二实体单元依序经由所述第一阶段程序化操作与所述第二阶段程序化操作的程序化以存储所述第一数据。
13.根据权利要求8所述的存储器存储装置，其中所述第一阶段程序化操作与所述第二阶段程序化操作属于多阶段程序化操作，且所述第二实体单元中经所述多阶段程序化操作程序化的一个存储单元存储不少于3个位元。
14.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以将经由所述第一读取操作或所述第二读取操作读取的所述第一数据暂存于缓冲存储器，
其中所述第二实体单元具有基本容量，且所述缓冲存储器的可用容量小于所述基本容量的两倍。
15.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，其中所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以执行数据整并操作，以将从来源节点收集的有效数据存储至回收节点，
所述来源节点包括所述多个实体单元中的至少一第一实体单元，所述回收节点包括所述多个实体单元中的第二实体单元，并且
所述数据整并操作包括：
发送第一读取指令序列以指示经由第一读取操作从所述至少一第一实体单元读取第一数据；
发送第一写入指令序列以指示根据所述第一数据对所述第二实体单元执行第一阶段程序化操作；
在执行所述第一阶段程序化操作后，发送第二读取指令序列以指示经由第二读取操作再次从所述至少一第一实体单元读取所述第一数据；以及
发送第二写入指令序列以指示根据经由所述第二读取操作读取的所述第一数据对所述第二实体单元执行第二阶段程序化操作。
16.根据权利要求15所述的存储器控制电路单元，其中所述来源节点还包括所述多个实体单元中的至少一第三实体单元，所述回收节点还包括所述多个实体单元中的第四实体单元，且所述数据整并操作还包括：
发送第三读取指令序列以指示从所述至少一第三实体单元读取第二数据；以及
在所述第一阶段程序化操作与所述第二阶段程序化操作之间，发送第三写入指令序列以指示根据所述第二数据程序化所述第四实体单元。
17.根据权利要求15所述的存储器控制电路单元，还包括缓冲存储器，其中所述缓冲存储器连接至所述存储器管理电路，且所述数据整并操作还包括：
将经由所述第一读取操作读取的所述第一数据暂存于所述缓冲存储器，以提供用于所述第一阶段程序化操作的所述第一数据；
将第二数据暂存于所述缓冲存储器，且所述第二数据于所述缓冲存储器中覆盖经由所述第一读取操作读取的所述第一数据的至少一部分数据；以及
将经由所述第二读取操作读取的所述第一数据暂存于所述缓冲存储器，以提供用于所述第二阶段程序化操作的所述第一数据。
18.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路还用以将读取信息纪录于管理表格并根据所述读取信息抹除所述至少一第一实体单元，其中所述读取信息反映所述至少一第一实体单元是否经过所述第一读取操作与所述第二读取操作的至少其中之一读取。
19.根据权利要求15所述的存储器控制电路单元，其中所述第二实体单元依序经由所述第一阶段程序化操作与所述第二阶段程序化操作的程序化以存储所述第一数据。
20.根据权利要求15所述的存储器控制电路单元，其中所述第一阶段程序化操作与所述第二阶段程序化操作属于多阶段程序化操作，且所述第二实体单元中经所述多阶段程序化操作程序化的一个存储单元存储不少于3个位元。
21.根据权利要求15所述的存储器控制电路单元，还包括缓冲存储器，其中所述缓冲存储器连接至所述存储器管理电路，且所述存储器管理电路还用以将经由所述第一读取操作或所述第二读取操作读取的所述第一数据暂存于所述缓冲存储器，
其中所述第二实体单元具有基本容量，且所述缓冲存储器的可用容量小于所述基本容量的两倍。
技术总结
本发明提供一种数据整并方法，其用于存储器存储装置。所述方法包括：执行数据整并操作，以将从来源节点收集的有效数据存储至回收节点。所述数据整并操作包括：经由第一读取操作从第一实体单元读取第一数据；根据第一数据对第二实体单元执行第一阶段程序化操作；经由第二读取操作再次从第一实体单元读取第一数据；以及根据经由第二读取操作读取的第一数据对第二实体单元执行第二阶段程序化操作。此外，本发明也提出一种存储器存储装置与存储器控制电路单元。
技术研发人员：叶志刚
受保护的技术使用者：群联电子股份有限公司
技术研发日：.08.17
技术公布日：.02.25
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