本申请享有以日本专利申请-174033号(申请日：9月11日)为基础申请的优先权。本申请通过参照所述基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置及存储器系统。
背景技术：
作为半导体存储装置的一种，已知有NAND型闪速存储器。另外，已知一种具备3维积层的多个存储单元的NAND型闪速存储器。
技术实现要素：
实施方式提供一种可缩短写入动作所花费的时间的半导体存储装置及存储器系统。
实施方式的半导体存储装置具备：第1及第2平面，各自包含第1及第2存储单元阵列，所述第1及第2存储单元阵列各自包含可存储包括第1及第2比特的2比特数据的存储单元；第1锁存电路，对应所述第1平面设置，保存从外部输入且包含数据列的页面；第2锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第1比特的页面；第3锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第2比特的页面；第4锁存电路，对应所述第2平面设置，保存从外部输入的页面；第5锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第1比特的页面；第6锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含2比特的页面；及控制电路，控制写入动作。所述控制电路在执行第1处理的同时并行执行第2处理，所述第1处理是从外部接收包含第1指令、地址、数据、及第2指令的第1指令序列，所述第2处理是从所述第1锁存电路向所述第2锁存电路或所述第3锁存电路传输数据。
实施方式的存储器系统具备：半导体存储装置与控制所述半导体存储装置的存储器控制器。所述半导体存储装置包含：第1及第2平面，各自包含第1及第2存储单元阵列，所述第1及第2存储单元阵列各自包含可存储包括第1及第2比特的2比特数据的存储单元；第1锁存电路，对应所述第1平面设置，保存从所述存储器控制器输入且包含数据列的页面；第2锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第1比特的页面；第3锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第2比特的页面；第4锁存电路，对应所述第2平面设置，保存从所述存储器控制器输入的页面；第5锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第1比特的页面；第6锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第2比特的页面；及控制电路，控制写入动作。所述存储器控制器将包含第1指令、地址、数据、及第2指令的指令序列发送到所述半导体存储装置，所述控制电路在执行从所述存储器控制器接收所述指令序列的第1处理的同时，并行执行第2处理，所述第2处理是从所述第1锁存电路向所述第2锁存电路或所述第3锁存电路传输数据。
附图说明
图1是第1实施方式的存储器系统的框图。
图2是图1所示的NAND型闪速存储器的框图。
图3是存储单元阵列所包含的平面PB的框图。
图4是平面PB所包含的功能块BLK的电路图。
图5是功能块BLK的一部分区域的截面图。
图6是表示存储单元晶体管的阈值电压分布的一例的示意图。
图7是图2所示的读出放大器单元及数据寄存器的框图。
图8是说明写入动作的流程图。
图9是说明第1实施方式的数据输入动作的指令序列图。
图10是说明图9所示的数据输入动作的数据流的示意图。
图11是说明指令“1Xh”时的信号Cache-R/Bn及信号True-R/Bn的状态的指令序列图。
图12是说明第2实施方式的数据输入动作的指令序列图。
图13是说明图12所示的数据输入动作的数据流的示意图。
图14是说明变化例的数据输入动作的指令序列图。
图15是说明图14所示的数据输入动作的数据流的示意图。
图16是说明第3实施方式的数据输入动作的指令序列图。
具体实施方式
以下，参照附图对实施方式进行说明。以下所示的若干实施方式例示用以将本发明的技术思想具体化的装置及方法，并非通过构成零件的形状、构造、配置等特定本发明的技术思想。各功能块可由组合任一项或两项硬件及软件而实现。各功能块无须如以下的例子般加以区分。例如，一部分功能可通过与例示的功能块不同的功能块而执行。此外，可将例示的功能块进一步分割为更细的功能子块。另外，在以下的说明中，对具有同一功能及构成的要素附注同一符号，而仅在必要的情况下进行重复说明。
[1]第1实施方式
[1-1]存储器系统的构成
图1是第1实施方式的存储器系统1的框图。存储器系统1具备：NAND型闪速存储器(半导体存储装置)2、及存储器控制器3。
存储器系统1可构成为将构成存储器系统1的多个芯片安装在搭载着主机装置的母板上，也可作为以1个模块实现存储器系统1的LSI(large-scale integrated circuit：大规模集成电路)、或SoC(system on chip：系统芯片)而构成。作为存储器系统1的例子列举如SDTM卡的存储卡、SSD(solid state drive：固态驱动器)、及eMMC(embedded multimedia card：嵌入式多媒体卡)等。
NAND型闪速存储器2具备多个存储单元，并且非易失性地存储数据。关于NAND型闪速存储器2的具体构成，在下文加以叙述。
存储器控制器3响应例如来自主机装置4的命令，对NAND型闪速存储器2发出写入(也称为编程)、读出、及删除等命令。另外，存储器控制器3管理NAND型闪速存储器2的存储空间。存储器控制器3具备：主机接口电路(主机I/F)10、处理器11、RAM(Random Access Memory：随机访问存储器)12、缓冲存储器13、NAND接口电路(NAND I/F)14、及ECC(Error Checking and Correcting：错误检查和纠正)电路15等。
主机接口电路10经由主机总线连接到主机装置4，并与主机装置4之间进行接口处理。另外，主机接口电路10与主机装置4之间进行命令、地址、及数据的收发。
处理器11例如由CPU(Central Processing unit：中央处理单元)构成。处理器11控制存储器控制器3整体的动作。例如，处理器11在从主机装置4接收到写入命令的情况下，对它进行响应，将基于NAND接口的写入命令发布到NAND型闪速存储器2。读出及删除的情况也同样。另外，处理器11执行损耗均衡等用以管理NAND型闪速存储器2的各种处理。
RAM12作为处理器11的作业区域使用，并且存储从NAND型闪速存储器2加载的固件、及由处理器11作成的各种表格等。RAM12例如由DRAM构成。缓冲存储器13暂时保存从主机装置4发送的数据，同时暂时保存从NAND型闪速存储器2发送的数据。
ECC电路15在数据写入时，针对写入数据产生错误订正符号，并将所述错误订正符号附加到写入数据而发送到NAND接口电路14。另外，ECC电路15在数据读出时，对读出数据使用包含在读出数据的错误订正符号进行错误检测及/或错误订正。另外，ECC电路15可设置在NAND接口电路14内。
NAND接口电路14经由NAND总线连接到NAND型闪速存储器2，并与NAND型闪速存储器2之间进行接口处理。另外，NAND接口电路14与NAND型闪速存储器2之间进行命令、地址、及数据的收发。
[1-1-1]NAND型闪速存储器2的构成
图2是图1所示的NAND型闪速存储器2的框图。
NAND型闪速存储器2具备：存储单元阵列20、输入输出电路21、逻辑控制电路22、寄存器23、控制电路24、电压产生电路25、行解码器26、列解码器27、读出放大器单元28、及数据寄存器(数据高速缓冲存储器)29。
存储单元阵列20具备多个平面PB。在图2作为一个例子表示4个平面PB0～PB3，但平面PB的数量可任意设定。各平面PB可个别地进行写入动作、读出动作、及删除动作。另外，多个平面PB可并行动作。平面PB具备多个功能块，多个功能块各自具备多个存储单元晶体管。存储单元晶体管由可电重写的EEPROM(注册商标)单元构成。在存储单元阵列20，为了控制施加到存储单元晶体管的电压而配设着多条位线、多条字线、及源极线。关于平面PB的具体构成，在下文中加以叙述。
输入输出电路21及逻辑控制电路22经由NAND总线连接到存储器控制器3。输入输出电路21与存储器控制器3之间经由NAND总线收发信号DQ(例如DQ0～DQ7)。
逻辑控制电路22从存储器控制器3经由NAND总线接收外部控制信号(例如芯片启用信号CEn、指令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WEn、读出启用信号REn、及写保护信号WPn)。附记于信号名称的“n”表示活跃根。另外，逻辑控制电路22经由NAND总线向存储器控制器3发送就绪/忙碌信号R/Bn。
信号CEn可选择NAND型闪速存储器2。例如，以信号CEn选择多个芯片，并且将包含于所选择的多个芯片的所述NAND型闪速存储器2作为选择芯片选择。信号CLE可将作为信号DQ发送的指令锁存到指令寄存器。信号ALE可将作为信号DQ发送的地址锁存到地址寄存器。信号WEn可写入。信号REn可读出。信号WPn禁止写入及删除。信号R/Bn表示NAND型闪速存储器2为就绪状态(可受理来自外部的命令的状态)，还是忙碌状态(无法受理来自外部的命令的状态)。存储器控制器3可通过接收信号R/Bn而了解NAND型闪速存储器2的状态。
寄存器23具备：指令寄存器、地址寄存器、及状态寄存器等。指令寄存器暂时保存指令。地址寄存器暂时保存地址。状态寄存器暂时保存NAND型闪速存储器2的动作所需的数据。寄存器23由例如SRAM构成。
控制电路24从寄存器23接收指令，并且按照基于所述指令的序列统筹地控制NAND型闪速存储器2。
电压产生电路25从NAND型闪速存储器2的外部接收电源电压，使用所述电源电压，产生写入动作、读出动作、及删除动作所需的多种电压。电压产生电路25将产生的电压供给到存储单元阵列20、行解码器26、及读出放大器单元28等。
行解码器26从寄存器23接收行地址并解码所述行地址。行解码器26基于解码的行地址进行字线的选择动作。并且，行解码器26向选择的功能块传输写入动作、读出动作、及删除动作所需的多种电压。
列解码器27从寄存器23接收列地址并解码所述列地址。列解码器27基于解码的列地址选择任意位线。
读出放大器单元28在读出数据时，检测及放大从存储单元晶体管读出到位线的数据。另外，读出放大器单元28在写入数据时将写入数据传输到位线。
数据寄存器29在读出数据时，暂时保存从读出放大器单元28传输的数据，并将所述数据串行传输到输入输出电路21。另外，数据寄存器29在写入数据时，暂时保存从输入输出电路21串行传输的数据，并将所述数据传输到读出放大器单元28。数据寄存器29由SRAM等构成。
[1-1-2]平面PB的构成
图3是存储单元阵列20所包含的平面PB的框图。平面PB具备多个功能块BLK(BLK0、BLK1、BLK2、……)。多个功能块BLK各自具备多个串单元SU(SU0、SU1、SU2、……)。多个串单元SU各自具备多个NAND串NS。1个平面PB所包含的功能块BLK的数量、1个功能块BLK所包含的串单元SU的数量、及1个串单元SU所包含的NAND串NS的数量分别可任意设定。
图4是平面PB所包含的功能块BLK的电路图。多个NAND串NS各自具备：多个存储单元晶体管MT、及2个选择晶体管ST1、ST2。多个存储单元晶体管MT在选择晶体管ST1的源极与选择晶体管ST2的漏极之间串联连接。在本说明书中，还存在将存储单元晶体管称为存储单元或单元的情况。图4表示NAND串NS具备8个存储单元晶体管MT(MT0～MT7)的构成例，但NAND串NS所具备的存储单元晶体管MT的数量可任意设定。存储单元晶体管MT具备控制栅极电极与电荷蓄积层，并且非易失地存储数据。存储单元晶体管MT可存储2比特以上的数据。
串单元SU0所包含的多个选择晶体管ST1的栅极共用地连接到选择栅极线SGD0，同样，在串单元SU1～SU3分别连接着选择栅极线SGD1～SGD3。串单元SU0所包含的多个选择晶体管ST2的栅极共用地连接到选择栅极线SGS0，同样，在串单元SU1～SU3分别连接着选择栅极线SGS1～SGS3。位于各功能块BLK内的多个选择晶体管ST2的栅极可连接到共用的选择栅极线SGS。位于各功能块BLK内的存储单元晶体管MT0～MT7的控制栅极分别连接到字线WL0～WL7。
在各功能块BLK内矩阵状配置的NAND串NS中位于同一列的多个NAND串NS的选择晶体管ST1的漏极共用地连接到任一条位线BL0～BL(m-1)。“m”是1以上的整数。此外，各位线BL在多个功能块BLK间共用地连接位于各串单元SU内的1个NAND串NS。各功能块BLK所包含的多个选择晶体管ST2的源极共用地连接到源极线SL。源极线SL例如在多个功能块间共用地连接多个NAND串NS。
位于各功能块BLK内的多个存储单元晶体管MT的数据例如被统一删除。数据的读出及写入针对配设在1个串单元SU的共用地连接到1条字线WL的多个存储单元晶体管MT统一进行。将所述在1个串单元SU中共用字线WL的存储单元晶体管MT的组称为单元组CU。将单元组CU所包含的多个存储单元晶体管MT各自存储的1比特数据的集合称为页面。也就是说，针对单元组CU的写入动作及读出动作以页面为单位执行。
另外，NAND串NS可具备虚拟单元晶体管。具体来说，在选择晶体管ST2与存储单元晶体管MT0之间串联连接着例如2个虚拟单元晶体管DT0、DT1。在存储单元晶体管MT7与选择晶体管ST1之间串联连接着例如2个虚拟单元晶体管DT2、DT3。在虚拟单元晶体管DT0～DT3的栅极分别连接着虚拟字线DWL0～DWL3。虚拟单元晶体管的构造与存储单元晶体管相同。虚拟单元晶体管不用来存储数据，而是在写入动作或删除动作中，具有缓解存储单元晶体管或选择晶体管受到的干扰的功能。
图5是功能块BLK的一部分区域的剖视图。在p型阱区域30上设置着多个NAND串ND。也就是说在阱区域30上，依次积层着作为选择栅极线SGS发挥功能的例如4层配线层31、作为字线WL0～WL7发挥功能的8层配线层32、及作为选择栅极线SGD发挥功能的例如4层配线层33。在积层的配线层间设置着未图示的绝缘膜。
存储器孔34贯通配线层31、32、33到达阱区域30。在存储器孔34内设置着柱状的半导体层35。在半导体层35的侧面依次设置着栅极绝缘膜36、电荷蓄积层(绝缘膜)37、及阻挡绝缘膜38。由这些构成存储单元晶体管MT、及选择晶体管ST1、ST2。半导体层35作为NAND串NS的电流路径发挥功能，并且成为形成着各晶体管的通道的区域。半导体层35的上端连接到作为位线BL发挥功能的金属配线层39。
在阱区域30的表面区域内设置着n+型杂质扩散层40。在扩散层40上设置着接触插塞41，接触插塞41连接到作为源极线SL发挥功能的金属配线层42。此外，在阱区域30的表面区域内设置着p+型杂质扩散层43。在扩散层43上设置着接触插塞44，接触插塞44连接到作为阱配线CPWELL发挥功能的金属配线层45。阱配线CPWELL是用来经由阱区域30向半导体层35施加电压的配线。
以上构成在图5的纸面深处方向排列多个，并由在深处方向排列的多个NAND串NS的集合构成串单元SU。
[1-1-3]存储单元晶体管的阈值分布
接下来，对存储单元晶体管MT可获取的阈值电压的分布进行说明。图6是表示存储单元晶体管MT的阈值电压的分布的一例的示意图。存储单元晶体管MT可存储2比特以上的数据。在本实施方式中，以存储单元晶体管MT存储3比特的数据的情况，所谓的TLC(Triple Level Cell：三级单元)方式为例进行说明。
3比特的数据由高位(Upper)比特、中位(Middle)比特、及低位(Lower)比特规定。在存储单元晶体管MT存储3比特的情况下，存储单元晶体管MT具有8个阈值电压中的任一电压。将8个阈值电压由低到高依次称为“Er”、“A”、“B”、“C”、“D”、“E”、“F”、及“G”电平。属于“Er”、“A”、“B”、“C”、“D”、“E”、“F”、及“G”各者的多个存储单元晶体管MT形成分布。对“Er”、“A”、“B”、“C”、“D”、“E”、“F”、及“G”电平的阈值分布分别分配例如“111”数据、“110”数据、“100”数据、“000”数据、010”数据、“011”数据、“001”数据、及“101”数据。阈值分布与数据分配可任意设定。
为了判别存储在读出对象的存储单元晶体管MT的数据，判定所述存储单元晶体管MT的阈值电压所属的层级。为了判定层级，使用读出电压VA、VB、VC、VD、VE、VF、及VG。
“Er”电平相当于例如数据的删除状态。并且，“Er”电平所包含的存储单元晶体管MT的阈值电压小于电压VA，而具有例如负值。
“A”电平～“G”电平相当于向电荷蓄积层注入电荷而将数据写入存储单元晶体管MT的状态，各分布所包含的存储单元晶体管MT的阈值电压具有例如正值。“A”电平所包含的阈值电压大于读出电压VA并且为读出电压VB以下。“B”电平所包含的阈值电压大于读出电压VB并且为读出电压VC以下。“C”电平所包含的阈值电压大于读出电压VC并且为读出电压VD以下。“D”电平所包含的阈值电压大于读出电压VD并且为读出电压VE以下。“E”电平所包含的阈值电压大于读出电压VE并且为读出电压VF以下。“F”电平所包含的阈值电压大于读出电压VF并且为读出电压VG以下。“G”电平所包含的阈值电压大于读出电压VG并且为电压VREAD以下。电压VREAD是对非读出对象的单元组CU的存储单元晶体管MT的字线WL施加的电压，高于位于任一层级的存储单元晶体管MT的阈值电压。也就是说，将电压VREAD施加到控制栅极的存储单元晶体管MT无关于保存的数据而为接通状态。
如上所述，可通过各存储单元晶体管MT具有8个阈值电压分布的任一项而获取8种状态。另外，数据的写入及读出以1个单元组CU内的页面单位进行。在存储单元晶体管MT存储3比特数据的情况下，分别对1个单元组CU内的3个页面分配低位比特、中位比特、及高位比特。在以下的说明中，将对低位比特、中位比特、及高位比特统一写入或读出的页面分布称为低位(Lower)页面、中位(Middle)页面、及高位(Upper)页面。
[1-1-4]读出放大器单元28及数据寄存器29的构成
图7是图2所示的读出放大器单元28及数据寄存器29的框图。在图7表示与1个平面PB关联的读出放大器单元28及数据寄存器29。读出放大器单元28及数据寄存器29在每个平面PB均具备图7所示的电路。
读出放大器单元28具备对应于位线BL0～BL(m-1)的读出放大器单元SAU0～SAU(m-1)。各读出放大器单元SAU具备：读出放大器SA、及数据锁存电路ADL、BDL、CDL。读出放大器SA、及数据锁存电路ADL、BDL、CDL以可相互传输数据的方式连接。数据锁存电路ADL用来保存低位页面。数据锁存电路BDL用来保存中位页面。数据锁存电路CDL用来保存高位页面。读出放大器单元SAU所具备的数据锁存电路的数量可对应1个存储单元晶体管MT所保存的比特数而任意变更。
读出放大器SA在读出动作时，检测读出到对应的位线BL的数据，并且判定数据是“0”数据还是“1”数据。另外，读出放大器SA在写入动作时基于写入数据向位线BL施加电压。
数据寄存器29具备对应于读出放大器单元SAU0～SAU(m-1)的数量的数据锁存电路XDL。数据锁存电路XDL连接到输入输出电路21。数据锁存电路XDL暂时保存从输入输出电路21发送的写入数据，另外，暂时保存从读出放大器单元SAU发送的读出数据。更具体来说，输入输出电路21与读出放大器单元28之间的数据传输经由1页面量的数据锁存电路XDL进行。输入输出电路21接收到的写入数据经由数据锁存电路XDL传输到读出放大器SA、及任一数据锁存电路ADL、BDL、CDL。通过读出放大器SA读出的读出数据经由数据锁存电路XDL传输到输入输出电路21。
[1-2]动作
接下来，对所述构成的存储器系统1的动作进行说明。
首先，对写入动作的大致流程进行说明。图8是说明写入动作的流程图。
写入动作包含编程动作与验证动作。并且，通过重复1对编程动作与验证动作(以下称为编程循环)，而将存储单元晶体管MT的阈值电压设定为目标电平。
首先，控制电路24执行数据输入动作(步骤S100)。数据输入动作是将写入动作所需的数据设置到读出放大器单元28的动作。在本实施方式中，将3比特数据统一写入到存储单元晶体管MT。也就是说，存储单元晶体管MT以1次写入序列被编程为8个阈值层级的任一个。在数据输入动作中，分别将低位页面、中位页面、及高位页面传输到数据锁存电路ADL、BDL、及CDL。
接下来，控制电路24执行编程动作(步骤S101)。在编程动作中，向选择字线施加编程电压。编程动作是通过向存储单元晶体管MT的电荷蓄积层注入电荷(电子)使存储单元晶体管MT的阈值电压上升，或者，通过禁止向电荷蓄积层注入电子，而维持存储单元晶体管MT的阈值电压的动作。将使阈值电压上升的动作称为““0”写入”，将维持阈值电压的动作称为““1”写入”或“写入禁止”。更具体来说，“0”写入与“1”写入的位线BL的电压不同。例如，对对应于“0”写入的位线BL施加电压VSS。对对应于“1”写入的位线BL施加电压VBL(＞VSS)。
接下来，控制电路24执行验证动作(步骤S102)。验证动作是在编程动作后，读出存储单元晶体管MT的数据，并判定存储单元晶体管MT的阈值电压是否达到目标电平的动作。将存储单元晶体管MT的阈值电压达到目标电平的情况称为“通过验证”，将未达到目标电平的情况称为“验证失败”。
在连接到选择字线的单元组CU的验证通过的情况下(步骤S103＝是(Yes))，控制电路24结束写入动作。作为单元组CU的验证通过的条件可为单元组CU所包含的所有存储单元晶体管MT的阈值电压都达到目标电平的情况，也可为单元组CU所包含的所有存储单元晶体管MT中未通过验证的单元低于规定值的情况。也就是说，控制电路24计数验证失败的比特数(存储单元晶体管数量)，并且在失败比特数低于规定值的情况下，判定单元组CU的验证通过。
另一方面，在验证失败的情况下(步骤S103＝否(No))，控制电路24判定编程循环数是否达到规定次数(步骤S104)。在编程循环数未达到规定次数的情况下(步骤S104＝否(No))，控制电路24将编程电压升压到特定的升压电压(步骤S105)。接下来，控制部24重复步骤S101以后的动作。
另一方面，在编程循环数达到规定次数的情况下(步骤S104＝是(Yes))，控制电路24结束写入动作。接下来，控制电路24例如将写入动作未正常结束的意旨通知存储器控制器3。
[1-2-1]数据输入动作
接下来，更详细地说明数据输入动作。图9是说明第1实施方式的数据输入动作的指令序列图。在图9表示对2个平面PB0、PB1写入数据的例子。图10是说明图9所示的数据输入动作的数据流的示意图。图10的数据锁存电路ADL、BDL、CDL及XDL分别表示1页面量的锁存电路。图10所示的步骤编号表示动作的顺序。图10的步骤“1”～“7”中编号相同的步骤意味着并列动作。
存储器控制器3将指令“01h”及写入指令“80h”发布到NAND型闪速存储器2。指令“80h”是指定NAND型闪速存储器2的数据输入的地址的指令。NAND型闪速存储器2接收到连续的指令“01h”及指令“80h”时，识别出后续的写入数据为低位数据。
接下来，存储器控制器3例如经过5个周期发布地址Add_PB0，并将此发送到NAND型闪速存储器2。所述地址Add_PB0为指定平面PB0内的某区域的地址。接下来，存储器控制器3将低位数据也就是写入数据(Data(PB0))发送到NAND型闪速存储器2。
接下来，存储器控制器3将传输指令“1Xh”发布到NAND型闪速存储器2。传输指令“1Xh”是命令将之前发送的写入数据从数据锁存电路XDL传输到任一数据锁存电路ADL、BDL、CDL的指令。
NAND型闪速存储器2接收到指令“1Xh”时，仅在时间tBUSY_1X将信号R/Bn设为低电平，并通知存储器控制器3处于短暂忙碌状态。短暂忙碌意指忙于指令“1Xh”，短暂忙碌时间tBUSY_1X是用以发布开始NAND型闪速存储器2的核心动作(ADL/BDL/CDL的传输动作)的触发的时间。在触发时间(触发期间)，控制电路24设置用以执行核心动作的控制信号，所述控制信号被发送到与核心动作相关的电路。时间tBUSY_1X比将保存于数据锁存电路XDL的数据传输到任一数据锁存电路ADL/BDL/CDL的时间短。也就是说，如果将写入数据经由数据锁存电路XDL传输到任一数据锁存电路ADL/BDL/CDL的时间设为忙碌时间tBUSY，那么短暂忙碌时间tBUSY_1短于忙碌时间tBUSY。
另外，响应数据输入，NAND型闪速存储器2在平面PB0中将接收到的写入数据传输到数据寄存器29所包含的数据锁存电路XDL(图10的步骤“1”)。以图9的“管道(Pipe)”表示将从外部输入的页面中最后的数据组传输到数据锁存电路XDL的传输处理(管道处理)。也就是说，从存储器控制器3接收到的输入数据被依次传输到数据锁存电路XDL，并且在图示的管道处理的时间，将接收到的写入数据锁存到数据锁存电路XDL。另外，只要管道处理在下一个最终地址输入前完成，那么可部分性地跨越到下一个指令序列。
接下来，存储器控制器3将指令“01h”及写入指令“80h”发布到NAND型闪速存储器2。接下来，存储器控制器3例如经过5个周期发布地址Add_PB1，并将此发送到NAND型闪速存储器2。所述地址Add_PB1为指定平面PB1内的某区域的地址。接下来，存储器控制器3将低位数据也就是写入数据(Data(PB1))发送到NAND型闪速存储器2。
接下来，存储器控制器3将传输指令“1Xh”发布到NAND型闪速存储器2。NAND型闪速存储器2接收到指令“1Xh”时，仅在时间tBUSY_1X将信号R/Bn设为低电平，并通知存储器控制器3处于短暂忙碌状态。另外，响应数据输入，NAND型闪速存储器2在平面PB1中将接收到的写入数据传输到数据寄存器29所包含的数据锁存电路XDL(图10的步骤“2”)。
在执行所述指令序列“01h-80h-Add(PB1)-Data-1Xh”的同时，NAND型闪速存储器2并行执行在平面PB0中，将数据锁存电路XDL的数据传输到数据锁存电路ADL的处理。图9的“X2A(PB0)”意指在平面PB0中，从数据锁存电路XDL向数据锁存电路ADL传输数据的处理。与所述处理并行包含与受理指令“01h”、写入指令“80h”、地址“Add_PB1”、及写入数据中至少1个的处理部分且时间上重合。作为一例，如图9所示，受理指令“01h”、写入指令“80h”、地址“Add_PB1”、及写入数据的一部分的处理、与向数据锁存电路ADL的传输处理并行。由此，可在受理写入数据的处理的后台执行向数据锁存电路ADL的传输处理。
接下来，存储器控制器3执行指令序列“02h-80h-Add(PB0)-Data-1Xh”(图10的步骤“3”)。NAND型闪速存储器2接收到连续的指令“02h”及指令“80h”后，识别出后续的写入数据是中位数据。
在执行所述指令序列“02h-80h-Add(PB0)-Data-1Xh”的同时，NAND型闪速存储器2并行执行在平面PB1中，将数据锁存电路XDL的数据传输到数据锁存电路ADL的处理。
同样，存储器控制器3依次执行指令序列“02h-80h-Add(PB1)-Data-1Xh”(图10的步骤“4”)、“03h-80h-Add(PB0)-Data-1Xh”(图10的步骤“5”)、“03h-80h-Add(PB1)-Data-10h”(图10的步骤“6”)。NAND型闪速存储器2分别在执行这些指令序列的同时，并行执行数据传输处理“X2B(PB0)”、“X2B(PB1)”、及“X2C(PB0)”。NAND型闪速存储器2接收到接收到连续的指令“03h”及指令“80h”后，识别出后续的写入数据是高位数据。
接下来，响应写入执行指令“10h”，NAND型闪速存储器2仅在时间tPROG将信号R/Bn设为低电平，并执行编程动作。具体来说，NAND型闪速存储器2执行在平面PB1中从数据锁存电路XDL向数据锁存电路CDL的数据传输处理“X2C(PB1)”(图10的步骤“7-1”)。在所述时点，在平面PB0、PB0各者中，将3页面量的数据锁存到数据锁存电路ADL、BDL、CDL。随后，NAND型闪速存储器2对平面PB0、PB1并行写入数据(图10的步骤“7-2”)。
[1-2-2]状态读取动作
接着，对确认NAND型闪速存储器2的状态的状态确认动作进行说明。
NAND型闪速存储器2可输出表示数据寄存器29的就绪/忙碌状态的信号Cache-R/Bn、与表示核心的就绪/忙碌状态的信号True-R/Bn。具体来说，信号Cache-R/Bn在数据锁存电路XDL动作的情况下为忙碌状态。也就是说，是与所述芯片(NAND型闪速存储器2)的信号R/Bn相同的信号。信号True-R/Bn在核定动作的情况下为忙碌状态。核心包含存储单元阵列20、及读出放大器单元28内的数据锁存电路ADL、BDL、CDL。当芯片(NAND型闪速存储器2)的信号R/Bn为忙碌时，存储器控制器3可将各种数据(指令、地址、及写入数据等)输入(发送)到芯片。
图11是说明指令“1Xh”情况下的信号Cache-R/Bn及信号True-R/Bn的状态的指令序列图。在图11表示提取与图9的2次传输指令“1Xh”相关的指令序列。
在指令“1Xh”的情况下，NAND型闪速存储器2仅在暂时忙碌时间tBUSY_1X将信号Cache-R/Bn设为忙碌并立即返回就绪状态。信号Cache-R/Bn以与信号R/Bn相同的方式转变。即便在数据锁存电路XDL动作的情况下，通过使信号Cache-R/Bn返回就绪状态，可在执行将数据锁存电路XDL的数据传输到数据锁存电路ADL/BDL/CDL的处理的同时，并行从外部受理指令序列。信号Cache-R/Bn在从数据锁存电路XDL向数据锁存电路ADL传输数据的处理的“X2A”期间也为忙碌状态。
存储器控制器3通过将状态读取指令“70h”发送到NAND型闪速存储器2，而确认NAND型闪速存储器2的状态。也就是说，存储器控制器3将状态读取指令“70h”发布到NAND型闪速存储器2。NAND型闪速存储器2接收到状态读取指令“70h”时，将状态数据输出到存储器控制器3。由此，存储器控制器3可确认NAND型闪速存储器2的状态。状态数据包含信号Cache-R/Bn及信号True-R/Bn。
如此一来，在本实施方式中，在读出放大器单元28内的数据锁存电路ADL、BDL、CDL动作的期间，信号True-R/Bn为忙碌状态。因此，可在任意时间确认核心是否在动作。在以下的说明中，信号True-R/Bn的状态与图11同样。
[1-3]第1实施方式的效果
在统一实施写入2比特以上的数据的写入动作中，执行将写入数据传输到数据锁存电路XDL的第1处理、与从数据锁存电路XDL将数据传输到任一数据锁存电路ADL、BDL、及CDL的第2处理。接下来，在所述第1处理及所述第2处理完成后，从数据锁存电路ADL、BDL、及CDL的数据确认写入电平，并执行向存储单元晶体管的编程。第1处理在数据输入中执行，第2处理在忙碌状态中执行。也就是说，在从数据锁存电路XDL将数据传输到任一数据锁存电路ADL、BDL、及CDL的第2处理中无法受理下一个指令。此外，存储单元晶体管可存储的比特数越增加，也就是，读出放大器单元所保存的页面数越增加，传输数据的第2处理所花费的时间越长，无法受理下一个指令的浪费的期间越长。
因此，在第1实施方式中，NAND型闪速存储器2在针对第1平面，接收包含写入指令“80h”、地址“Add”、数据、及传输指令“1Xh”的指令序列后，仅时间tBUSY_1变为短暂忙碌状态，在短暂忙碌中，控制电路24设置用以开始NAND型闪速存储器2的核心动作(ADL/BDL/CDL的传输动作)的控制信号。接下来，NAND型闪速存储器2在执行受理针对第2平面的指令序列的处理的同时，并行从数据锁存电路XDL将数据传输到任一数据锁存电路ADL、BDL、及CDL。也就是说，在受理第2平面的指令序列的处理的后台执行第1平面的第2传输处理。
因此，根据第1实施方式，在将写入数据设置到读出放大器单元28的数据输入动作中，可缩短数据输入以外所花费的浪费的时间。另外，通过在后台处理写入动作的数据输入以外所花费的浪费的时间，可改善编程延迟。作为结果，可缩短写入动作所花费的时间。
[2]第2实施方式
第2实施方式是对4个平面PB0～PB3执行交错处理的例子。
[2-1]数据输入动作
图12是说明第2实施方式的数据输入动作的指令序列。图13係说明图12所示的数据输入动作的数据流的示意图。
存储器控制器3执行指令序列“01h-80h-Add(PB0)-Data-11h”(图13的步骤“1”)。NAND型闪速存储器2接收到指令“11h”时，例如仅在时间tBUSY_11将信号R/Bn设为低电平，并通知存储器控制器3处于短暂忙碌状态。另外，在接收到指令“11h”后，由于未进行核心动作(ADL/BDL/CDL的传输动作)，所以可构成为在接收到指令“11h”后不输出忙碌信号。关于以下的指令“11h”后的忙碌信号也同样。响应数据输入，NAND型闪速存储器2在平面PB0中，将接收到的写入数据传输到数据锁存电路XDL。
接下来，存储器控制器3执行指令序列“01h-80h-Add(PB1)-Data-1Xh”(图13的步骤“2”)。NAND型闪速存储器2接收到指令“1Xh”时，仅在时间tBUSY_1X将信号R/Bn设为低电平，并通知存储器控制器3处于短暂忙碌状态。另外，响应数据输入，NAND型闪速存储器2在平面PB1中，将接收到的写入数据传输到数据锁存电路XDL。
接下来，存储器控制器3执行指令序列“01h-80h-Add(PB2)-Data-11h”(图13的步骤“3”)。响应数据输入，NAND型闪速存储器2在平面PB2中，将接收到的写入数据传输到数据锁存电路XDL。
在执行所述指令序列“01h-80h-Add(PB2)-Data-11h”的同时，NAND型闪速存储器2并行执行在平面PB0及PB1各者中，将数据锁存电路XDL的数据传输到数据锁存电ADL的处理。
接下来，存储器控制器3执行指令序列“01h-80h-Add(PB3)-Data-1Xh”、及“02h-80h-Add(PB0)-Data-11h”(图13的步骤“4”及“5”)。在执行指令序列“02h-80h-Add(PB0)-Data-11h”的同时，NAND型闪速存储器2并行执行在平面PB2及PB3各者中，将数据锁存电路XDL的数据传输到数据锁存电ADL的处理。
接下来，存储器控制器3执行指令序列“02h-80h-Add(PB1)-Data-1Xh”(图13的步骤“6”)。虽省略图12的图示，但与所述相同，存储器控制器3执行指令序列“02h-80h-Add(PB2)-Data-11h”(图13的步骤“7”)、“02h-80h-Add(PB3)-Data-1Xh”(图13的步骤“8”)、“03h-80h-Add(PB0)-Data-11h”(图13的步骤“9”)、“03h-80h-Add(PB1)-Data-1Xh”(图13的步骤“10”)、“03h-80h-Add(PB2)-Data-11h”(图13的步骤“11”)、及“03h-80h-Add(PB3)-Data-10h”(图13的步骤“12”)。另外，在步骤“7”、“9”、及“11”中，与指令序列并行地执行从数据锁存电路XDL向数据锁存电BDL(或CDL)的传输处理。
随后，响应指令“10h”，NAND型闪速存储器2仅在时间tPROG将信号R/Bn设为低电平，并执行编程动作。具体来说，NAND型闪速存储器2执行在平面PB2、PB3中从数据锁存电路XDL向数据锁存电路CDL的数据传输处理(图13的步骤“13-1”)。在所述时点，在平面PB0～PB3各者中，将3页面量的数据锁存到数据锁存电路ADL、BDL、CDL。随后，NAND型闪速存储器2对平面PB0～PB3并行写入数据(图13的步骤“13-2”)。
[2-2]变化例
接着，对变化例的数据输入动作进行说明。变化例使用传输指令“1Xh”，逐一平面地进行数据锁存电路的传输处理。
图14是说明变化例的数据输入动作的指令序列图。图15是说明图14所示的数据输入动作的数据流的示意图。另外，在图14表示图15的步骤“6”之前的指令序列。
存储器控制器3执行指令序列“01h-80h-Add(PB0)-Data-1Xh”(图15的步骤“1”)、“01h-80h-Add(PB1)-Data-1Xh”(图15的步骤“2”)、“01h-80h-Add(PB2)-Data-1Xh”(图15的步骤“3”)、“01h-80h-Add(PB3)-Data-1Xh”(图15的步骤“4”)、“02h-80h-Add(PB0)-Data-1Xh”(图15的步骤“5”)、“02h-80h-Add(PB1)-Data-1Xh”(图15的步骤“6”)、“02h-80h-Add(PB2)-Data-1Xh”(图15的步骤“7”)、“02h-80h-Add(PB3)-Data-1Xh”(图15的步骤“8”)、“03h-80h-Add(PB0)-Data-1Xh”(图15的步骤“9”)、“03h-80h-Add(PB1)-Data-1Xh”(图15的步骤“10”)、“03h-80h-Add(PB2)-Data-1Xh”(图15的步骤“11”)、及“03h-80h-Add(PB3)-Data-1Xh”(图15的步骤“12”)。
接下来，响应传输指令“1Xh”，NAND型闪速存储器2在执行指令序列的同时并行执行从数据锁存电路XDL向任一数据锁存电路ADL、BDL、及CDL的传输处理。
[2-3]第2实施方式的效果
根据以上详细叙述的第2实施方式，可对平面PB0～PB3实现数据输入动作。另外，可在执行受理指令序列的处理的同时，并行执行从数据锁存电路XDL将数据传输到任一数据锁存电路ADL、BDL、及CDL的处理。另外，也可对更多的平面进行交错动作。
[3]第3实施方式
在第3实施方式中，去除指令序列间的短暂忙碌状态，NAND型闪速存储器2不出现短暂忙碌，而是在受理指令序列的处理的后台进行将输入数据传输到数据锁存电路XDL的动作、与核心动作(ADL/BDL/CDL的传输动作)。图16是说明第3实施方式的数据输入动作的指令序列图。
存储器控制器3执行指令序列“01h-80h-Add(PB0)-Data-1Xh”。响应指令“10h”，NAND型闪速存储器2在平面PB0中将接收到的写入数据传输到数据锁存电路XDL。
接下来。存储器控制器3执行指令序列“01h-80h-Add(PB1)-Data-1Xh”。在执行指令序列“01h-80h-Add(PB1)-Data-1Xh”的同时，NAND型闪速存储器2在平面PB0中，不出现短暂忙碌，而是设置用以开始核心动作(ADL/BDL/CDL的传输动作)的控制信号，并执行将数据锁存电路XDL的数据传输到数据锁存电路ADL的处理。另外，响应数据输入，NAND型闪速存储器2在平面PB1中将接收到的写入数据传输到数据锁存电路XDL。
同样，存储器控制器3执行指令序列“02h-80h-Add(PB0)-Data-1Xh”、“02h-80h-Add(PB1)-Data-1Xh”、“03h-80h-Add(PB0)-Data-1Xh”、及“03h-80h-Add(PB1)-Data-10h”。
NAND型闪速存储器2在执行所述指令序列的同时，不出现短暂忙碌，而是设置用以开始核心动作(ADL/BDL/CDL的传输动作)的控制信号，并执行从数据锁存电路XDL向数据锁存电路ADL、BDL、或CDL的传输处理。
因此，根据第3实施方式，可不出现短暂忙碌，而在受理指令序列的处理的后台执行将写入数据传输到数据锁存电路XDL的处理、与从数据锁存电路XDL向数据锁存电路ADL、BDL、或CDL传输数据的处理。
另外，NAND型闪速存储器2在指令序列期间不输出忙碌信号。由此，可进一步缩短数据输入动作所花费的时间。另外，也可将第3实施方式应用到第2实施方式。
[4]变化例
另外，在所述实施方式中，以1个存储单元晶体管存储3比特的数据的情况为例进行说明，但并不限定于此。例如，1个存储单元晶体管可存储2比特的数据(MLC：多级单元)，也可存储4比特的数据。在这种实施例中，也可实现所述实施方式中说明的各种动作。
在所述实施方式中，以使用存储单元MONOS膜的情况为例进行说明，但不限定于此。例如也可使用浮动栅极型存储单元。
关于存储单元阵列的构成，记载于例如3月19日申请的美国专利申请12/407,403号的“三维积层非易失性半导体存储器”。另外，记载于3月18日申请的美国专利申请12/406,524号的“三维积层非易失性半导体存储器”、3月25日申请的美国专利申请12/679,991号的“非易失性半导体存储装置及其制造方法”、3月23日申请的美国专利申请12/532,030号的“半导体存储器及其制造方法”。所述专利申请的全部内容通过参照而引用到本申请说明书中。
资料删除可以功能块BLK单位、或比功能块BLK小的单位进行。关于删除方法，记载于例如9月18日申请的美国专利申请13/235,389号“非易失性半导体存储装置(NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE)”。另外，记载于1月27日申请的美国专利申请12/694,690号的“非易失性半导体存储装置(NON-VOLATILE SEMICONDUCTOR STORAGE DEVIC)”。此外，记载于5月30日申请的美国专利申请13/483,610号的“非易失性半导体存储装置及其数据删除方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF)”。所述专利申请的全部内容通过参照而引用到本申请说明书中。
在本说明书中，“连接”表示电连接，例如，不排除在连接的2个元件之间介置其他的元件。
可对所述实施方式应用以下所述的(1)～(4)的变化例。
(1)在读出动作中，施加到“A”电平读出动作中选择的字线的电压为例如0～0.55V之间。但不限定于此，可设为0.1～0.24V、0.21～0.31V、0.31～0.4V、0.4～0.5V、0.5～0.55V中的任一项之间。
施加到“B”电平读出动作中选择的字线的电压为例如1.5～2.3V之间。但不限定于此，可设为1.65～1.8V、1.8～1.95V、1.95～2.1V、2.1～2.3V中的任一项之间。
施加到“C”电平读出动作中选择的字线的电压为例如3.0～4.0V之间。但不限定于此，可设为3.0～3.2V、3.2～3.4V、3.4～3.5V、3.5～3.6V、3.6～4.0V中的任一项之间。
作为读出动作的时间(tRead)可设为例如25～38μs、38～70μs、70～80μs之间。
(2)写入动作如上所述包含编程动作与验证动作。最初施加到编程动作时选择的字线的电压为例如13.7～14.3V之间。但不限定于此，可设为例如13.7～14.0V、14.0～14.6V中的任一项之间。作为编程动作时施加到非选择字线的电压可设为例如6.0～7.3V之间。但不限定于所述情况。可设为例如7.3～8.4V之间，还可设为6.0V以下。
在写入动作中，在选择奇数条字线时最先施加到选择的字线的电压、与选择偶数条字线时施加到选择的字线的电压可不同。在写入动作中，可根据非选择字线是奇数条字线还是偶数条字线而改变施加的通过电压。
编程动作为ISPP方式(Incremental Step Pulse Program：增量步进脉冲编程)的情况下，作为编程电压的升压宽度，列举例如0.5V左右。
作为写入动作的时间(tProg)可设为例如1700～1800μs、1800～1900μs、1900～2000μs之间。
(3)在删除动作中，最初施加到形成于半导体衬底上部，且将所述存储单元配置在上方的阱的电压为例如12.0～13.6V。但不限定于所述情况，可设为例如13.6～14.8V、14.8～19.0V、19.0～19.8V、19.8～21.0V之间。
作为删除动作的时间(tErase)可设为例如3000～4000μs、4000～5000μs、4000～9000μs之间。
(4)存储单元的构造在半导体衬底(硅衬底)上，具有隔着膜厚为4～10nm的隧道绝缘膜配置的电荷蓄积层。所述电荷蓄积层可设为膜厚为2～3nm的SiN或SiON等绝缘膜、与膜厚为3～8nm的多晶硅的积层构造。另外，多晶硅可添加有Ru等金属。在电荷蓄积层上具有绝缘膜。所述绝缘膜具有被夹在例如膜厚为3～10nm的下层High-k膜、与膜厚为3～10nm的上层High-k膜的膜厚为4～10nm的氧化硅膜。作为High-k膜列举HfO等。另外，氧化硅膜的模糊可厚于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的材料形成膜厚为30～70nm的控制电极。此处，材料为TaO等金属氧化膜、TaN等金属氮化膜。可对控制电极使用W等。另外，可在存储单元间形成气隙。
虽对本发明的若干实施方式进行了说明，但所述实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式可以其他各种方式实施，在不脱离发明主旨的范围内，可进行各种省略、置换、变更。这些实施方式或它们的变化包含在发明的范围或主旨，并且包含在权利要求所记载的发明及其均等范围内。
[符号说明]
1 存储器系统
2 NAND型闪速存储器
3 存储器控制器
10主机接口电路
11处理器
12RAM
13缓冲存储器
14NAND接口电路
15ECC电路
20存储单元阵列
21输入输出电路
22逻辑控制电路
23寄存器
24控制电路
25电压产生电路
26行解码器
27列解码器
28读出放大器单元
29数据寄存器
30阱区域
31～33 配线层
34存储器孔
35半导体层
36栅极绝缘膜
37电荷蓄积层
38阻挡绝缘膜
39金属配线层
40、43 扩散层
41、44 接触插塞
42、45 金属配线层
技术特征：
1.一种半导体存储装置，其特征在于具备：
第1及第2平面，各自包含第1及第2存储单元阵列，所述第1及第2存储单元阵列各自包含可存储包括第1及第2比特的2比特数据的存储单元；
第1锁存电路，对应所述第1平面设置，保存从外部输入且包含数据列的页面；
第2锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第1比特的页面；
第3锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第2比特的页面；
第4锁存电路，对应所述第2平面设置，保存从外部输入的页面；
第5锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第1比特的页面；
第6锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第2比特的页面；及
控制电路，控制写入动作；且
所述控制电路在执行第1处理的同时并行执行第2处理，所述第1处理是从外部接收包含第1指令、地址、数据、及第2指令的第1指令序列，所述第2处理是从所述第1锁存电路向所述第2锁存电路或所述第3锁存电路传输数据。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述控制电路在执行从外部接收第2指令序列的第3处理的同时，并行执行第4处理，所述第4处理是从所述第4锁存电路向所述第5锁存电路或所述第6锁存电路传输数据。
3.根据权利要求1所述的半导体存储装置，其特征在于：
所述控制电路在执行所述第1处理的同时，并行将从外部输入的页面传输到所述第1锁存电路。
4.根据权利要求2所述的半导体存储装置，其特征在于：
所述控制电路在执行所述第3处理的同时，并行将从外部输入的页面传输到所述第4锁存电路。
5.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于：
所述控制电路在接收到所述第2指令后，仅在第1时间将忙碌信号发送到外部，
所述第1时间比从所述第1锁存电路将数据传输到所述第2锁存电路的第2时间短。
6.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于：
所述控制电路在接收到所述第2指令后，不将忙碌信号输出到外部。
7.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于：
所述控制电路使用保存于所述第2及第3锁存电路的数据、与保存于所述第5及第6锁存电路的数据，对所述第1及第2平面并行执行写入动作。
8.一种存储器系统，其特征在于具备：
半导体存储装置；及
存储器控制器，控制所述半导体存储装置；且
所述半导体存储装置包含：
第1及第2平面，各自包含第1及第2存储单元阵列，所述第1及第2存储单元阵列各自包含可存储包括第1及第2比特的2比特数据的存储单元；
第1锁存电路，对应所述第1平面设置，保存从所述存储器控制器输入且包含数据列的页面；
第2锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第1比特的页面；
第3锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第2比特的页面；
第4锁存电路，对应所述第2平面设置，保存从所述存储器控制器输入的页面；
第5锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第1比特的页面；
第6锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第2比特的页面；及
控制电路，控制写入动作；且
所述存储器控制器将包含第1指令、地址、数据、及第2指令的指令序列发送到所述半导体存储装置，
所述控制电路在执行从所述存储器控制器接收所述指令序列的第1处理的同时，并行执行第2处理，所述第2处理是从所述第1锁存电路向所述第2锁存电路或所述第3锁存电路传输数据。
技术总结
本发明提供可缩短写入动作所花费的时间的半导体存储装置及存储器系统。半导体存储装置包含：第1及第2平面；第1锁存电路，保存从外部输入的页面；第2锁存电路，保存从第1锁存电路传输且含第1比特的页面；第3锁存电路，保存从第1锁存电路传输且含第2比特的页面；第4锁存电路，保存从外部输入的页面；第5锁存电路，保存从第4锁存电路传输且含第1比特的页面；第6锁存电路，保存从第4锁存电路传输且含第2比特的页面；及控制电路，控制写入动作。控制电路在执行第1处理的同时并行执行第2处理，第1处理是从外部接收含第1指令、地址、数据及第2指令的第1指令序列，第2处理是从第1锁存电路向第2锁存电路或第3锁存电路传输数据。
技术研发人员：梶山朋子;菅原昭雄;原田佳和;有薗大介
受保护的技术使用者：东芝存储器株式会社
技术研发日：.01.30
技术公布日：.03.19
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