本发明涉及半导体技术领域，具体涉及一种三维存储器的制备方法。
背景技术：
三维(3dimension,3d)存储器是一种将存储单元三维地布置在衬底之上的存储设备，其具有集成密度高、存储容量大以及功耗低等优点，从而在电子产品中得到了广泛的应用。但是，现有的三维存储器件的制备方法在制备过程中容易因电弧放电而导致三维存储器件表面受损，影响产品良率。
技术实现要素：
鉴于此，本发明实施例提供了一种三维存储器的制备方法，解决了现有技术的三维存储器件的制备方法在制备过程中容易因电弧放电而导致三维存储器件表面受损，影响产品良率的问题。
本申请实施例提供一种三维存储器的制备方法，所述制备方法包括：
提供半导体结构，所述半导体结构包括衬底和堆叠结构，所述衬底具有堆叠面，所述堆叠结构设于所述堆叠面上；
在所述半导体结构具有表面，在所述表面的外侧形成第一掩模层，其中，所述第一掩模层的材料包括多晶硅；以及
在位于所述堆叠面一侧的所述第一掩模层上形成第二掩模层，其中，所述第二掩模层的材料包括碳。
其中，在所述“在所述表面的外侧形成第一掩模层”之前，所述制备方法包括：
在所述半导体结构的所述表面形成第三掩模层，所述第三掩膜层相较于所述第一掩膜层邻近所述衬底设置。
其中，所述第三掩模层的材料为氧化物。
其中，所述第三掩模层包括第一子膜层和第二子膜层，所述“在所述半导体结构的所述表面形成第三掩模层”包括：
在所述半导体结构的所述表面依次形成所述第一子膜层和第二子膜层，其中，所述第二子膜层的材料为氧化物。
其中，所述“在所述表面的外侧形成第一掩模层”包括:
将所述半导体结构放入化学气相沉积装置中，所述第一掩模层通过化学气相沉积法沉积于所述第三掩模层背向所述衬底的表面，其中，所述化学气相沉积装置为炉管。
其中，在所述“在位于所述堆叠面一侧的所述第一掩模层上形成第二掩模层”之后，所述制备方法包括：
在所述第二掩模层背离所述第一掩模层的表面形成光阻反射层。
其中，在所述“在所述第二掩模层背离所述第一掩模层的表面形成光阻反射层”，之后，所述制备方法还包括：
在所述光阻反射层背离所述第二掩模层的表面形成光阻层。
其中，在所述“在所述光阻反射层背离所述第二掩模层的表面形成光阻层”之后，所述制备方法还包括：
对所述光阻层进行光罩，形成光阻图案；以及
在所述半导体结构上形成沟道孔。
其中，在所述“在所述半导体结构上形成沟道孔”之后，所述制备方法包括：
移除所述光阻层。
其中，在所述“移除所述光阻”之后，所述制备方法包括：
依次移除所述第二掩模层和所述第一掩模层。
其中，在所述“依次移除所述第二掩模层和所述第一掩模层”之后，所述制备方法包括：
移除所述衬底侧面对应的所述第三掩模层的部分。
本申请的三维存储器的制备方法通过将所述第二掩模层形成于所述第一掩模层上，所述第一掩模层的材料包括多晶硅，从而所述第一掩模层能将所述第二掩模层在形成过程中产生的电荷导出去，避免了电荷产生电弧放电而导致三维存储器件表面受损，提高产品良率。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。
图1是本申请实施例提供的一种三维存储器的制备方法的流程示意图。
图2～图5是图1提供的制备方法的各工艺结构示意图。
图6是本申请实施例提供的另一种三维存储器的制备方法的流程示意图。
图7～图11是图6提供的制备方法的各工艺结构示意图。
具体实施方式
下面将参照附图更详细地描述本发明的具体实施方式。虽然附图中显示了本发明的示例性实施方式，但应当理解的是，还可以采用不同于在此描述的其他方式来实施本发明，因此，本发明不受下面这些实施方式的限制。
本发明提供了一种三维存储器的制备方法。该方法是如下实现的，首先，提供半导体结构，所述半导体结构包括衬底和堆叠结构，所述衬底具有堆叠面，所述堆叠结构设于所述堆叠面上。其次，在所述半导体结构具有表面，在所述表面的外侧形成第一掩模层。最后，在位于所述堆叠面一侧的所述第一掩模层上形成第二掩模层。
图1为本申请实施例提供的一种三维存储器的制备方法的流程示意图。如图1所示，所述三维存储器的制备方法包括如下的s110～s130。
s110：提供半导体结构10，请参阅图2，所述半导体结构10包括衬底11和堆叠结构12，所述衬底11具有堆叠面110，所述堆叠结构12设于所述堆叠面110上。
具体的，所述衬底11可以为半导体材料，例如为单晶硅衬底、单晶锗衬底、绝缘底上硅(soi)或绝缘底上锗(goi)衬底等，所述衬底11还可以为p型掺杂或n型掺杂。本领域技术人员可以根据实际需求选择合适的材料作为衬底，在此不作限定。该具体实施方式中，所述衬底11为单晶硅晶圆。所述堆叠结构12包括交替设置的牺牲层121和绝缘层122。所述绝缘层122可以是氧化硅、氮氧化硅等绝缘介质材料；所述牺牲层121可以为氮化硅等，与所述绝缘层122不同的材料。所述堆叠结构12边缘为阶梯结构，使得在自衬底11的堆叠面110向上，堆叠结构12的宽度逐渐缩小。
所述半导体结构10还包括覆盖所述堆叠结构12侧面的介质层13，所述介质层13远离所述衬底11的面与所述堆叠结构12背离所述衬底11的面共面。所述介质层13的材料可以为硅酸乙酯。在其他具体实施方式中，所述介质层13的材料还可以为氧化硅、氮氧化硅、掺磷氧化硅等。
s120：在所述半导体结构10具有表面，在所述表面的外侧形成第一掩模层30(请参阅图4)，其中，所述第一掩模层的材料包括多晶硅。
具体的，请参阅图2和图3，所述半导体结构10的表面包括依次连接的正表面101、侧表面102和背表面103，所述正表面101和所述背表面103相对设置，所述背表面103为所述衬底11背离所述堆叠面110的表面。
在所述表面的外侧形成第一掩模层之前，在所述半导体结构10的所述表面形成第三掩模层20，即，所述第三掩模层20形成于所述半导体的正表面101、侧表面102及背表面103。
本实施例中，所述第三掩模层20包括第一子膜层21和第二子膜层22，在所述半导体结构10的所述表面依次形成所述第一子膜层21和第二子膜层22。具体的，首先在所述半导体结构10的所述表面形成第一子膜层21，即，在所述半导体结构10的正表面101、侧表面102和背表面103形成第一子膜层21，然后在所述第一子膜层21背向正表面101、侧表面102的表面形成所述第二子膜层22，其中，所述第二子膜层22的材料为氧化物，例如氧化硅。所述第二子模层22为氧化物从而使得后续步骤中在所述第二子膜层22背向所述第一子膜层21的表面形成的掩模层与所述第二子膜层22之间结合得更好，即，形成于第二子模层22背向所述第一子膜层21的表面的掩模层不容易从第二子模层22上脱落。
当然，其他实施例中，所述第三掩模层20仅仅为一层，一层所述第三掩模层20形成于所述半导体结构10的所述表面，或者一层所述第三掩模层20形成于所述半导体结构10的正表面101、侧表面102，一层所述第三掩模层20的材料为氧化物，例如氧化硅，从而使得后续步骤中在第三掩模层20背向所述衬底11的表面形成的掩模层与第三掩模层20之间结合得更好，即，形成于第三掩模层20背向所述衬底11的表面的掩模层不容易从第三掩模层20上脱落。或者所述半导体结构10的所述表面并未设有第三掩模层20。
本实施例中，所述第一子膜层21为两层结构，第一层211形成于所述半导体结构10的所述表面，第二层212形成于所述第一层211背离所述衬底11的表面，第二子膜层22形成于所述第二层212背向所述第一层211的表面。第一层211的材料为氧化物，如氧化硅，第二层212的材料为氮化物，例如氮化硅。当然，其他实施例中，所述第一子膜层21为一层结构，其材料可以是氮化硅或氧化硅等半导体材料。
接着，请参阅图4，在所述第二子膜层22背离所述第一子膜层21的表面及所述第一子膜层21背离所述背表面103的表面形成所述第一掩模层30。具体的，将所述半导体结构10放入化学气相沉积装置中，所述第一掩模层30通过化学气相沉积法沉积于所述第三掩模层20的第二子膜层22背向所述衬底11的表面及所述第一子膜层21背离所述背表面103的表面，即，所述第一掩膜层30相较于所述第三掩膜层20远离所述衬底11设置，其中，所述化学气相沉积装置为炉管，从而第一掩模层30能同时形成于所述第二子膜层22背离正表面101、侧表面102及所述第一子膜层21背离所述背表面103的表面上，形成速度更快，且所述第一掩模层30为一体成型，具有良好的强度和导电性能。
本实施例中，所述第一掩模层30的材料包括多晶硅。具体的，所述第一掩模层30的材料为多晶硅，在后续掩模层形成于所述第一掩模层30背离所述第二子膜层22的表面时，所述第一掩模层30能将后续掩模层在形成过程中产生的电荷传导出去，从而防止发生电弧放电而导致半导体结构10的表面受到损坏。同时，材料为多晶硅的第一掩模层30与堆叠结构12中的牺牲层121和绝缘层122之间具有很高的选择性，即，在蚀刻沟道孔时，第一掩模层30的孔的尺寸不会在蚀刻过程中变大，进而使得沟道孔的尺寸更容易控制，保证了产品的质量，提高产品良率。当然，其他实施例中，所述第一掩模层30的材料还可以是能导电荷且易于蚀刻的材料。
s130：在位于所述堆叠面110一侧的所述第一掩模层30上形成第二掩模层40，其中，所述第二掩模层40的材料包括碳。
具体的，请参阅图5，在位于所述堆叠面110一侧的所述第一掩模层30背离所述第二子模层22的表面形成第二掩模层40，换言之，所述第二掩模层40仅沉积于所述第一掩模层30与所述正表面101和侧表面102相对的表面上。所述第二掩模层40的材料包括碳，通过化学气相沉积法形成于所述第一掩模层30上。第二掩模层40在沉积过程中会产生电荷，其产生的电荷会通过第一掩模层30导出去，从而避免第二掩模层40发生电弧放电而导致半导体结构10表面受损。且所述第二掩模层40与堆叠结构12中的牺牲层121和绝缘层122之间具有很好的选择性，在蚀刻堆叠结构12工艺过程中，所述第二掩模层40的孔的尺寸不会扩大，进而保证沟道孔的尺寸准确，以保证最终形成的三维存储器件的性能合格，大大提高三维存储器件的制备良率。
本申请的三维存储器的制备方法通过将所述第二掩模层40形成于所述第一掩模层30上，所述第一掩模层30的材料包括多晶硅，从而所述第一掩模层30能将所述第二掩模层40在形成过程中产生的电荷导出去，避免了电荷产生电弧放电而导致三维存储器件表面受损，提高产品良率。同时，第三掩模层20包裹所述半导体结构10的侧表面102，从而在后续去除所述第一掩模层30和去除所述第二掩模层40的过程中，能够有效保护所述半导体结构10的侧表面102，从而防止半导体结构10的侧表面102在所述第一掩模层30和所述第二掩模层40移除过程中受损，以保证最终形成的三维存储器件的性能合格，大大提高三维存储器件的制备良率。
图6为本申请实施例提供的另一种三维存储器的制备方法的流程示意图。如图6所示，所述三维存储器的制备方法包括如下的s210～s270。
s210：提供半导体结构10，请参阅图2，所述半导体结构10包括衬底11和堆叠结构12，所述衬底11具有堆叠面110，所述堆叠结构12设于所述堆叠面110上。
具体的，所述衬底11可以为半导体材料，例如为单晶硅衬底、单晶锗衬底、soi(绝缘底上硅)或goi(绝缘底上锗)衬底等，所述衬底11还可以为p型掺杂或n型掺杂。本领域技术人员可以根据实际需求选择合适的材料作为衬底，在此不作限定。该具体实施方式中，所述衬底11为单晶硅晶圆。所述堆叠结构12包括交替设置的牺牲层121和绝缘层122。所述绝缘层122可以是氧化硅、氮氧化硅等绝缘介质材料；所述牺牲层121可以为氮化硅等，与所述绝缘层122不同的材料。所述堆叠结构12边缘为阶梯结构，使得在自衬底11的堆叠面110向上，堆叠结构12的宽度逐渐缩小。
所述半导体结构10还包括覆盖所述堆叠结构12侧面的介质层13，所述介质层13远离所述衬底11的面与所述堆叠结构12背离所述衬底11的面共面。所述介质层13的材料可以为硅酸乙酯。在其他具体实施方式中，所述介质层13的材料还可以为氧化硅、氮氧化硅、掺磷氧化硅等。
s220：在所述半导体结构10具有表面，在所述表面的外侧形成第一掩模层30，其中，所述第一掩模层30的材料包括多晶硅。
具体的，请参阅图2和图3，所述半导体结构10的表面包括依次连接的正表面101、侧表面102和背表面103，所述正表面101和所述背表面103相对设置，所述背表面103为所述衬底11背离所述堆叠面110的表面。
在所述表面的外侧形成第一掩模层30之前，在所述半导体结构10的所述表面形成第三掩模层20。即，所述第三掩模层20形成于所述半导体的正表面101、侧表面102及背表面103。
本实施例中，所述第三掩模层20包括第一子膜层21和第二子膜层22，在所述半导体结构10的所述表面依次形成所述第一子膜层21和第二子膜层22。具体的，首先在所述半导体结构10的所述表面形成第一子膜层21，即，在所述半导体结构10的正表面101、侧表面102和背表面103形成第一子膜层21，然后在所述第一子膜层21背向正表面101、侧表面102的表面形成所述第二子膜层22，其中，所述第二子膜层22的材料为氧化物，例如氧化硅。所述第二子模层22为氧化物从而使得后续步骤中在所述第二子膜层22背向所述第一子膜层21的表面形成的掩模层与所述第二子膜层22之间结合得更好，即，形成于第二子模层22背向所述第一子膜层21的表面的掩模层不容易从第二子模层22上脱落。
当然，其他实施例中，所述第三掩模层20仅仅为一层，一层所述第三掩模层20形成于所述半导体结构10的所述表面，或者一层所述第三掩模层20形成于所述半导体结构10的正表面101、侧表面102，一层所述第三掩模层20的材料为氧化物，例如氧化硅，从而使得后续步骤中在第三掩模层20背向所述衬底11的表面形成的掩模层与第三掩模层20之间结合得更好，即，形成于第三掩模层20背向所述衬底11的表面的掩模层不容易从第三掩模层20上脱落。或者所述半导体结构10的所述表面并未设有第三掩模层20。
本实施例中，所述第一子膜层21为两层结构，第一层211形成于所述半导体结构10的所述表面，第二层212形成于所述第一层211背离所述衬底11的表面，第二子膜层22形成于所述第二层212背向所述第一层211的表面。第一层211的材料为氧化物，如氧化硅，第二层212的材料为氮化物，例如氮化硅。当然，其他实施例中，所述第一子膜层21为一层结构，其材料可以是氮化硅或氧化硅等半导体材料。
接着，请参阅图4，在所述第二子膜层22背离所述第一子膜层21的表面及所述第一子膜层21背离所述背表面103的表面形成所述第一掩模层30。具体的，将所述半导体结构10放入化学气相沉积装置中，所述第一掩模层30通过化学气相沉积法沉积于所述第三掩模层20的第二子膜层22背向所述衬底11的表面及所述第一子膜层21背离所述背表面103的表面，即，所述第一掩膜层30相较于所述第三掩膜层20远离所述衬底11设置，其中，所述化学气相沉积装置为炉管，从而第一掩模层30能同时形成于所述第二子膜层22背离正表面101、侧表面102及所述第一子膜层21背离所述背表面103的表面上，形成速度更快，且所述第一掩模层30为一体成型，具有良好的强度和导电性能。
本实施例中，所述第一掩模层30的材料包括多晶硅。具体的，所述第一掩模层30的材料为多晶硅，在后续掩模层形成于所述第一掩模层30背离所述第二子膜层22的表面时，所述第一掩模层30能将后续掩模层在形成过程中产生的电荷传导出去，从而防止发生电弧放电而导致半导体结构10的表面受到损坏。同时，材料为多晶硅的第一掩模层30与堆叠结构12中的牺牲层121和绝缘层122之间具有很高的选择性，即，在蚀刻沟道孔时，第一掩模层30的孔的尺寸不会在蚀刻过程中变大，进而使得沟道孔的尺寸更容易控制，保证了产品的质量，提高产品良率。当然，其他实施例中，所述第一掩模层30的材料还可以是能导电荷且易于蚀刻的材料。
s230：在位于所述堆叠面110一侧的所述第一掩模层30上形成第二掩模层40，其中，所述第二掩模层40的材料包括碳。
具体的，请参阅图5，在位于所述堆叠面110一侧的所述第一掩模层30背离所述第二子模层22的表面形成第二掩模层40，换言之，所述第二掩模层40仅沉积于所述第一掩模层30与所述正表面101和侧表面102相对的表面上。所述第二掩模层40的材料包括碳，通过化学气相沉积法形成于所述第一掩模层30上。第二掩模层40在沉积过程中会产生电荷，其产生的电荷会通过第一掩模层30导出去，从而避免第二掩模层40发生电弧放电而导致半导体结构10表面受损。且所述第二掩模层40与堆叠结构12中的牺牲层121和绝缘层122之间具有很好的选择性，在蚀刻堆叠结构12工艺过程中，所述第二掩模层40的孔的尺寸不会扩大，进而保证沟道孔的尺寸准确，以保证最终形成的三维存储器件的性能合格，大大提高三维存储器件的制备良率。
s240：在所述第二掩模层40的表面形成光阻层60。
具体的，请参阅图7，首先，在所述第二掩模层40背离所述第一掩模层30的表面形成光阻反射层50。本实施例中，所述光阻反射层50的材料为氮氧化硅，所述光阻反射层50用于防止光罩时对所述半导体结构10的影响。
接着，在所述光阻反射层50背离所述第二掩模层40的表面上形成光阻层60。
s250：对所述光阻层60进行光罩，形成光阻图案；在所述半导体结构10上形成沟道孔14。
具体的，请参阅图8和图9，沟道孔14底部的衬底11表面形成外延层15，在所述沟道孔14内形成沟道孔材料层16，所述沟道孔材料层16具体包括：氧化硅阻挡层、氮化硅电荷捕获层、氧化硅隧穿层和多晶硅沟道层。其他具体实施方式中，所述沟道孔材料层16还可以为其他材料。
然后，移除所述光阻层60和所述光阻反射层50。首先移除所述光阻层60，然后移除所述光阻反射层50。移除所述光阻层60和所述光阻反射层50可采用湿法刻蚀等工艺，当然也可以采用其他移除方法。
s260：依次移除所述第二掩模层40和所述第一掩模层30。
具体的，请参阅图10，首先将所述第二掩模层40从所述第一掩模层30上剥离，然后将所述第一掩模层30从所述第三掩模层20上剥离，移除所述第二掩模层40和所述第一掩模层30可采用湿法刻蚀等工艺，当然也可以采用其他移除方法。由于所述第三掩模层20包裹所述半导体结构10的表面，在移除所述第二掩模层40和所述第一掩模层30时，不会对所述半导体结构10产生损坏，以保证最终形成的三维存储器件的性能，大大提高三维存储器件的制备良率。
s270：移除所述衬底11侧面对应的所述第三掩模层20的部分。
具体的，请参阅图11，将所述第三掩模层20形成于所述衬底11侧面的部分移除，从而防止所述第三掩模层20与所述衬底11侧面对应的部分自行脱落，而导致所述三维存储器件的质量问题。
本申请的三维存储器的制备方法通过将所述第二掩模层40形成于所述第一掩模层30上，所述第一掩模层30的材料包括多晶硅，从而所述第一掩模层30能将所述第二掩模层40在形成过程中产生的电荷导出去，避免了电荷产生电弧放电而导致三维存储器件表面受损，提高产品良率。同时，第三掩模层20包裹所述半导体结构10的侧表面102，从而在后续去除所述第一掩模层30和去除所述第二掩模层40的过程中，能够有效保护所述半导体结构10的侧表面102，从而防止半导体结构10的侧表面102在所述第一掩模层30和所述第二掩模层40移除过程中受损，以保证最终形成的三维存储器件的性能合格，大大提高三维存储器件的制备良率。
以上所述是本发明的示例性实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对其做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
技术特征：
1.一种三维存储器的制备方法，其特征在于，所述制备方法包括：
提供半导体结构，所述半导体结构包括衬底和堆叠结构，所述衬底具有堆叠面，所述堆叠结构设于所述堆叠面上；
在所述半导体结构具有表面，在所述表面的外侧形成第一掩模层，其中，所述第一掩模层的材料包括多晶硅；以及
在位于所述堆叠面一侧的所述第一掩模层上形成第二掩模层，其中，所述第二掩模层的材料包括碳。
2.如权利要求1所述的制备方法，其特征在于，在所述“在所述表面的外侧形成第一掩模层”之前，所述制备方法包括：
在所述半导体结构的所述表面形成第三掩模层，所述第三掩膜层相较于所述第一掩膜层邻近所述衬底设置。
3.如权利要求2所述的制备方法，其特征在于，所述第三掩模层的材料为氧化物。
4.如权利要求2所述的制备方法，其特征在于，所述第三掩模层包括第一子膜层和第二子膜层，所述“在所述半导体结构的所述表面形成第三掩模层”包括：
在所述半导体结构的所述表面依次形成所述第一子膜层和第二子膜层，其中，所述第二子膜层的材料为氧化物。
5.如权利要求2-4任一项所述的制备方法，其特征在于，所述“在所述表面的外侧形成第一掩模层”包括:
将所述半导体结构放入化学气相沉积装置中，所述第一掩模层通过化学气相沉积法沉积于所述第三掩模层背向所述衬底的表面，其中，所述化学气相沉积装置为炉管。
6.如权利要求5所述的制备方法，其特征在于，在所述“在位于所述堆叠面一侧的所述第一掩模层上形成第二掩模层”之后，所述制备方法包括：
在所述第二掩模层背离所述第一掩模层的表面形成光阻反射层。
7.如权利要求6所述的制备方法，其特征在于，在所述“在所述第二掩模层背离所述第一掩模层的表面形成光阻反射层”，之后，所述制备方法还包括：
在所述光阻反射层背离所述第二掩模层的表面形成光阻层。
8.如权利要求7所述的制备方法，其特征在于，在所述“在所述光阻反射层背离所述第二掩模层的表面形成光阻层”之后，所述制备方法还包括：
对所述光阻层进行光罩，形成光阻图案；以及
在所述半导体结构上形成沟道孔。
9.如权利要求8所述的制备方法，其特征在于，在所述“在所述半导体结构上形成沟道孔”之后，所述制备方法包括：
移除所述光阻层。
10.如权利要求9所述的制备方法，其特征在于，在所述“移除所述光阻”之后，所述制备方法包括：
依次移除所述第二掩模层和所述第一掩模层。
11.如权利要求10所述的制备方法，其特征在于，在所述“依次移除所述第二掩模层和所述第一掩模层”之后，所述制备方法包括：
移除所述衬底侧面对应的所述第三掩模层的部分。
技术总结
本申请提供一种三维存储器的制备方法，所述制备方法包括：提供半导体结构，所述半导体结构包括衬底和堆叠结构，所述衬底具有堆叠面，所述堆叠结构设于所述堆叠面上；在所述半导体结构具有表面，在所述表面的外侧形成第一掩模层，其中，所述第一掩模层的材料包括多晶硅；以及在位于所述堆叠面一侧的所述第一掩模层上形成第二掩模层，其中，所述第二掩模层的材料包括碳。本申请的制备方法，解决了现有技术的三维存储器件的制备方法在制备过程中容易因电弧放电而导致三维存储器件表面受损，影响产品良率的问题。
技术研发人员：白靖宇;杨永刚
受保护的技术使用者：长江存储科技有限责任公司
技术研发日：.10.21
技术公布日：.02.28
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