本申请涉及半导体技术领域，尤其涉及一种半导体器件、像素电路、显示面板及显示装置。
背景技术：
近年来，基于oled(organiclightemittingdiode，有机发光二极管)的显示装置因具有自发光、视角广、发光效率高、色域广、工作电压低、面板薄等优点，成为国内外热门的显示产品。
oled显示装置的驱动方式一般为主动驱动，即显示装置的像素由像素电路驱动。一般像素电路中的开关晶体管采用氧化物半导体晶体管。但是氧化物半导体晶体管的有源层为氧化物半导体材料，氧化物半导体材料耐热性能差，在高温时有源层中的氧容易逸出，导致氧化物半导体晶体管的阈值电压漂移，进而导致显示装置失效，或者显示不正常。
技术实现要素：
根据本申请实施例的第一方面，提供了一种半导体器件，所述半导体器件包括n个第一薄膜晶体管，n为大于或等于2的自然数；
所述第一薄膜晶体管包括衬底、第一有源层、第一栅电极、第一源电极及第一漏电极，所述第一有源层、所述第一栅电极、所述第一源电极及所述第一漏电极形成于所述衬底上；所述第一有源层的材料为氧化物半导体材料；所述第一栅电极与所述第一有源层互相绝缘，所述第一源电极及所述第一漏电极分别与所述第一有源层电连接；
n个所述第一薄膜晶体管的第一源电极电连接，n个所述第一薄膜晶体管的第一漏电极电连接。
在一个实施例中，n个所述第一薄膜晶体管的第一栅电极均位于对应的所述第一有源层背离所述衬底的一侧；或者，n个所述第一薄膜晶体管的第一栅电极均位于对应的所述第一有源层靠近所述衬底的一侧；或者，n个所述第一薄膜晶体管中，至少一个所述第一薄膜晶体管的第一栅电极位于对应的所述第一有源层背离所述衬底的一侧，其他所述第一薄膜晶体管的第一栅电极位于对应的所述第一有源层靠近所述衬底的一侧。
在一个实施例中，n个所述第一薄膜晶体管的第一源电极通过第一连接线电连接，n个所述第一薄膜晶体管的第一漏电极通过第二连接线电连接，所述第一连接线与所述第二连接线位于同一层。
在一个实施例中，所述第一连接线、所述第二连接线、所述第一源电极、所述第一漏电极的材料相同，在同一工艺步骤中形成。
根据本申请实施例的第二方面，提供了一种像素驱动电路，所述像素驱动电路包括上述的半导体器件。
在一个实施例中，所述像素驱动电路还包括第二薄膜晶体管，所述第二薄膜晶体管与所述第一薄膜晶体管共用一个衬底，所述第二薄膜晶体管包括第二有源层、第二栅电极、第二源电极及第二漏电极；所述第二有源层、所述第二栅电极、所述第二源电极及所述第二漏电极形成于所述衬底上；所述第二有源层的材料为低温多晶硅材料，所述第二栅电极与所述第二有源层互相绝缘，所述第二源电极及所述第二漏电极分别与所述第二有源层电连接。
在一个实施例中，至少一个所述第一薄膜晶体管的第一栅电极位于对应的所述第一有源层靠近所述衬底的一侧，该第一栅电极与所述第二栅电极位于同一层。
在一个实施例中，与所述第二栅电极位于同一层的第一栅电极对应的第一薄膜晶体管与所述第二薄膜晶体管相邻，该第一栅电极与所述衬底之间的距离为第一距离，所述第二栅电极与所述衬底之间的距离为第二距离，所述第一距离与所述第二距离相等或者不等。
根据本申请实施例的第三方面，提供了一种显示面板，所述显示面板包括上述的像素驱动电路。
根据本申请实施例的第四方面，提供了一种显示装置，所述显示装置包括上述的显示面板。
本申请实施例提供的半导体器件、像素电路、显示面板及显示装置，本申请实施例提供的半导体器件，半导体器件包括n个第一薄膜晶体管，n为大于或等于的自然数，n个第一薄膜晶体管的第一源电极电连接，n个第一薄膜晶体管的第一漏电极电连接，也即是，n个第一薄膜晶体管并联。如此，即使半导体器件中的某个第一有源层中的氧逸出导致对应的第一薄膜晶体管的特性漂移时，其他第一薄膜晶体管的特性比较稳定，即可确保半导体器件正常工作，有助于提高半导体器件的稳定性及可靠性。另外，第一有源层两侧的膜层一般为无机膜层，在高温条件或者半导体器件通电时，无机膜层中的杂质离子会扩散到第一有源层中，由于半导体器件包括n个第一有源层，杂质离子扩散到每个第一有源层中的量较少，单个第一薄膜晶体管的特性受杂质离子的影响较小，从而有助于提升半导体器件的稳定性及可靠性。
附图说明
图1为本申请实施例提供的一种半导体器件的结构示意图；
图2为本申请实施例提供的一种像素驱动电路沿一个方向剖切的局部示意图；
图3为图2所示的像素驱动电路沿另一个方向剖切的局部示意图；
图4为本申请实施例提供的另一种像素驱动电路沿一个方向剖切的局部示意图；
图5为图4所示的像素驱动电路沿另一个方向剖切的局部示意图；
图6为本申请实施例提供的再一种像素驱动电路沿一个方向剖切的局部示意图；
图7为图6所示的像素驱动电路沿另一个方向剖切的局部示意图；
图8为本申请实施例提供的又一种像素驱动电路沿一个方向剖切的局部示意图；
图9为图8所示的像素驱动电路沿另一个方向剖切的局部示意图；
图10为本申请实施例提供的第一中间结构的结构示意图；
图11为本申请实施例提供的第二中间结构的结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“多个”包括两个，相当于至少两个。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
下面结合附图，对本申请实施例提供的半导体器件、像素电路、显示面板及显示装置进行详细说明。在不冲突的情况下，下述的实施例及实施方式中的特征可以相互补充或相互组合。
本申请实施例提供了一种半导体器件100。参见图1，所述半导体器件100包括n个第一薄膜晶体管10、20，n为大于或等于2的自然数。
所述第一薄膜晶体管包括衬底、第一有源层、第一栅电极、第一源电极及第一漏电极，多个所述第一薄膜晶体管10、20可共用一个衬底101。第一薄膜晶体管的第一有源层、第一栅电极、第一源电极及第一漏电极均形成于衬底101上。所述第一有源层11、21的材料为氧化物半导体材料。所述第一栅电极与所述第一有源层互相绝缘，所述第一源电极及所述第一漏电极分别与所述第一有源层电连接。具体来说，所述第一薄膜晶体管10的第一有源层11、第一栅电极12、第一源电极13及第一漏电极14形成于衬底101上，第一栅电极12与第一有源层11互相绝缘，第一源电极13及第一漏电极14分别与第一有源层11电连接；第一薄膜晶体管20的第一有源层21、第一栅电极22、第一源电极23及第一漏电极24形成于衬底101上，第一栅电极22与第一有源层21互相绝缘，第一源电极23及第一漏电极24分别与第一有源层21电连接。
半导体器件100的n个所述第一薄膜晶体管10、20的第一源电极13、23电连接，n个第一薄膜晶体管10、20的第一漏电极14、24电连接。
本申请实施例提供的半导体器件，半导体器件100包括n个第一薄膜晶体管10、20，n为大于或等于2的自然数，n个第一薄膜晶体管10、20的第一源电极13、23电连接，n个第一薄膜晶体管的第一漏电极14、24电连接，也即是，n个第一薄膜晶体管10、20并联。如此，即使半导体器件100中的某个第一有源层中的氧逸出导致对应的第一薄膜晶体管的特性漂移时，其他第一薄膜晶体管的特性比较稳定，即可确保半导体器件正常工作，有助于提高半导体器件的稳定性及可靠性。另外，第一有源层两侧的膜层一般为无机膜层，在高温条件或者半导体器件通电时，无机膜层中的杂质离子会扩散到第一有源层中，由于半导体器件100包括n个第一有源层，杂质离子扩散到每个第一有源层中的量较少，单个第一薄膜晶体管的特性受杂质离子的影响较小，从而有助于提升半导体器件的稳定性及可靠性。
图示实施例中，半导体器件100包括两个第一薄膜晶体管10、20，即n等于2。在其他实施例中，第一薄膜晶体管10、20的数量可大于两个，例如第一薄膜晶体管10、20的可为三个、四个等。
在一个实施例中，n个所述第一薄膜晶体管中，至少一个所述第一薄膜晶体管的第一栅电极位于对应的所述第一有源层背离所述衬底101的一侧，其他所述第一薄膜晶体管的第一栅电极位于对应的所述第一有源层靠近所述衬底101的一侧。参见图2、图3、图6至图9，参见图6和图7，n等于2，第一薄膜晶体管10的第一栅电极12位于第一有源层21靠近衬底101的一侧，第一薄膜晶体管20的第一栅电极22位于第一有源层21背离衬底101的一侧。
在另一个实施例中，参见图4和图5，n个所述第一薄膜晶体管10、20的第一栅电极12、22均位于对应的所述第一有源层11、21靠近衬底101的一侧。如此设置，n个所述第一薄膜晶体管10、20的第一栅电极12、22可在同一工艺步骤中形成，有助于简化制备工艺。
在另一个实施例中，n个所述第一薄膜晶体管10、20的第一栅电极12、22均位于对应的所述第一有源层11、21背离衬底101的一侧。如此设置，n个第一薄膜晶体管10、20的第一栅电极12、22可在同一工艺步骤中形成，有助于简化制备工艺。
在一个实施例中，n个所述第一薄膜晶体管10、20的第一源电极13、23通过第一连接线41电连接，n个所述第一薄膜晶体管10、20的第一漏电极14、24通过第二连接线42电连接，所述第一连接线41与所述第二连接线42位于同一层。第一连接线41与第二连接线42位于同一层指的是，第一连接线41与第二连接线42的材料相同，且在制备的时候同时形成。如此，第一连接线41与第二连接线42可在同一工艺步骤中形成，有助于简化制备工艺。
在一个实施例中，所述第一连接线41、所述第二连接线42、所述第一源电极13、23及所述第一漏电极14、24的材料相同，在同一工艺步骤中形成。如此，在一个工序中可同时形成第一连接线41、第二连接线42、第一源电极13、23及第一漏电极14、24，可节省工艺步骤。
在一个实施例中，参见图2至图7，半导体器件100的n个第一薄膜晶体管10、20的第一有源层11、21与衬底101之间的距离相同。在其他实施例中，参见图8和图9，n个第一薄膜晶体管10、20的第一有源层11、21与衬底101之间的距离可不全相同。
在一个实施例中，参见图2至图9，半导体器件100还可包括沿背离衬底101的方向先后形成的缓冲层102、钝化层103、第一绝缘层104、第二绝缘层105及第三绝缘层106。
参见图2、图3、图6及图7，n个第一薄膜晶体管10、20的第一有源层11、21与衬底101之间的距离相同，第一薄膜晶体管10的第一栅电极12位于第一有源层11靠近衬底101一侧，第一薄膜晶体管20的第一栅电极22位于第一有源层21背离衬底101一侧。缓冲层102和钝化层103位于衬底101与第一栅电极12之间，第一绝缘层104位于第一栅电极12与第一有源层11、21之间，第二绝缘层105位于第一有源层11、21与第一栅电极22之间，第三绝缘层106位于第一栅电极22背离衬底101的一侧。第一源电极13、23及第一漏电极14、24分别通过穿透第二绝缘层105与第三绝缘层106的接触孔与对应的第一有源层11、21接触。其中，缓冲层102和钝化层103可为同时形成的一个膜层。
参见图4及图5，n个第一薄膜晶体管10、20的第一有源层11、21与衬底101之间的距离相同，n个第一薄膜晶体管10的第一栅电极12、22均位于第一有源层11背离衬底101一侧。缓冲层102、钝化层103及第一绝缘层104位于衬底101与第一有源层11、21之间，第二绝缘层105位于第一有源层11、21与第一栅电极12、22之间，第三绝缘层106位于第一栅电极12、22背离衬底101的一侧。第一源电极13、23及第一漏电极14、24分别通过穿透第二绝缘层105及第三绝缘层106的接触孔与对应的第一有源层11、21接触。其中，缓冲层102、钝化层103及第一绝缘层104可为同时形成的一个膜层。
参见图8及图9，n个第一薄膜晶体管10、20的第一有源层11、21与衬底101之间的距离不全相同，第一薄膜晶体管10的第一有源层11与衬底101之间的距离小于第一薄膜晶体管20的第一有源层21与衬底101之间的距离。第一薄膜晶体管10的第一栅电极12位于第一有源层11靠近衬底101一侧，第一薄膜晶体管20的第一栅电极22位于第一有源层21背离衬底101一侧。缓冲层102和钝化层103位于衬底101与第一栅电极12之间。第一绝缘层104位于第一栅电极12与第一有源层11、21之间。第二绝缘层105位于第一有源层21与第一栅电极22之间，第三绝缘层106位于第一栅电极22背离衬底101的一侧。第一源电极13、23及第一漏电极14、24分别通过穿透第二绝缘层105及第三绝缘层106的接触孔与对应的第一有源层11接触。其中，缓冲层102和钝化层103可为同时形成的一个膜层。
在一个实施例中，第一有源层11、21的材料可以是igzo(氧化铟镓锌)、izo(氧化铟锌)、igo(氧化铟镓)等。
本申请实施例还提供了一种像素驱动电路，所述像素驱动电路用于驱动像素，像素驱动电路包括上述任一实施例所述的半导体器件。
本申请实施例提供的像素驱动电路，像素驱动电路的半导体器件100包括n个第一薄膜晶体管10、20，n为大于或等于2的自然数，n个第一薄膜晶体管10、20的第一源电极13、23电连接，n个第一薄膜晶体管10、20的第一漏电极14、24电连接，即使半导体器件100中的某个第一有源层中的氧逸出时导致对应的第一薄膜晶体管的特性漂移时，其他第一薄膜晶体管的特性比较稳定，即可确保半导体器件正常工作，因而本申请实施例可提高半导体器件的稳定性及可靠性，可避免半导体器件不稳定而导致无法像素电路无法正常驱动像素，使得显示面板显示不正常的问题。
本申请实施例提供的像素驱动电路中的半导体器件可与扫描线电连接，具体地，半导体器件中的其中一个第一栅电极与扫描线电连接。扫描线提供扫描信号时，半导体器件打开。
在一个实施例中，参见图2至图9，所述像素驱动电路还包括第二薄膜晶体管30，所述第二薄膜晶体管30与所述第一薄膜晶体管10、20共用一个衬底101，所述第二薄膜晶体管30包括第二有源层31、第二栅电极32、第二源电极33及第二漏电极34，第二有源层31、第二栅电极32、第二源电极33及第二漏电极34形成于所述衬底101上，所述第二有源层31的材料为低温多晶硅材料，所述第二栅电极32与所述第二有源层31互相绝缘，所述第二源电极33及所述第二漏电极34分别与所述第二有源层31电连接。第二薄膜晶体管30为低温多晶硅薄膜晶体管，迁移率高，可以加快对像素驱动电路中电容的充电速度；半导体器件100的第一薄膜晶体管为氧化物半导体薄膜晶体管，具有更低的泄漏电流。将这两种薄膜晶体管的优势相结合，有助于提高像素驱动电路所在的显示面板的分辨率，降低显示面板的功耗。
本申请实施例提供的像素电路可以为2t1c电路、或者3t1c电路、或者7t1c电路、或者7t2c电路等。
在一个实施例中，参见图2、图3、图6至图9，半导体器件100的至少一个所述第一薄膜晶体管10的第一栅电极12位于对应的所述第一有源层11靠近所述衬底101的一侧，该第一栅电极12与所述第二栅电极32位于同一层。如此设置，该第一栅电极12与第二栅电极32可在同一工序中形成，有助于简化制备工艺。
在一个实施例中，参见图6至图9，与所述第二栅电极32位于同一层的第一栅电极12和所述第二栅电极32相邻，该第一栅电极12与所述衬底101之间的距离为第一距离，所述第二栅电极32与所述衬底101之间的距离为第二距离，所述第一距离与所述第二距离不相等。
若相邻的第一栅电极12、第二栅电极32与衬底101之间的距离相等，需要第一栅电极12与第二栅电极32在横向上的距离设置得大一些，以避免信号串扰。由于第二栅电极32、第一栅电极12与衬底101之间的距离不同，则第二栅电极32与第一栅电极12在横向上的距离可设置得小一些，从而同一显示面板中可设置更多的像素驱动电路，也即是可设置更多的像素，有助于提升显示面板的ppi。
在一个实施例中，参见图2与图3，与所述第二栅电极32位于同一层的第一栅电极12和所述第二栅电极32相邻，该第一栅电极12与所述衬底101之间的距离为第一距离，所述第二栅电极32与所述衬底101之间的距离为第二距离，所述第一距离与所述第二距离可相等。
本申请实施例还提供了像素驱动电路的制备方法，制备方法包括如下步骤110至步骤130。
在步骤110中，提供衬底。
衬底101可以是柔性衬底或刚性衬底。柔性衬底可以由pet(聚对苯二甲酸乙二醇酯)、pi(聚酰亚胺)、pc(聚碳酸酯)等中的一种或多种制备得到的透明衬底。刚性衬底例如可以是玻璃衬底、石英衬底或者塑料衬底等透明衬底。
在步骤120中，在衬底上形成n个第一有源层、与n个第一有源层一一对应的第一栅电极、第二有源层及第二栅电极，第一有源层与对应的第一栅电极互相绝缘，第二栅电极与第二有源层互相绝缘。
在一个实施中，在形成如图2、图3、图6至图9所示的像素驱动电路时，步骤120可通过如下步骤121至步骤124完成。图2、图3、图6至图9所示的像素驱动电路中，半导体器件包括n个第一薄膜晶体管，n个第一薄膜晶体管中至少一个第一薄膜晶体管的第一栅电极12位于对应的有源层11靠近衬底101的一侧，其他第一薄膜晶体管的第一栅电极22位于对应的有源层21背离衬底101的一侧。
在步骤121中，在衬底上形成第二有源层。
在步骤121之前，制备方法还包括：在衬底上形成缓冲层102，第二有源层31位于缓冲层102背离衬底101的一侧。
在步骤122中，在第二有源层背离衬底的一侧形成第一栅电极与第二栅电极。
在步骤122之前，制备方法还包括：在第二有源层31背离衬底101的一侧形成钝化层103，第一栅电极12与第二栅电极32位于钝化层103背离衬底101的一侧。
在一个实施例中，参见图2及图3，第一栅电极12与衬底101之间的距离等于第二栅电极32与衬底101之间的距离，钝化层103背离衬底101的一侧的顶壁各处与衬底101之间的距离可相同，从而在钝化层103背离衬底101一侧形成的第一栅电极12、第二栅电极32与衬底101之间的距离相同。
在一个实施例中，参见图6至图9，第一栅电极12与衬底101之间的距离小于第二栅电极32与衬底101之间的距离。在形成第二有源层31时，首先在缓冲层102背离衬底的一侧全面沉积低温多晶硅材料，之后可采用曝光显影工艺对低温多晶硅材料进行图案化。在进行曝光时，可采用半色调掩膜版(halftonemask)进行刻蚀。如果曝光显影工艺工程采用的是正光刻胶，半色调掩膜版与位于第一有源层11下方的第一栅电极12对应的区域的灰度最小，与第二有源层31对应的区域的灰度最大，其他区域的灰度居中，从而使缓冲层102与第一栅电极12对应的区域被刻蚀掉部分而产生凹陷。通过曝光显影工艺可得到如图10所示的第一中间结构。
之后，在第一中间结构的表面整面沉积绝缘材料形成钝化层103，由于钝化层103各处厚度一致，则钝化层103与第一栅电极12对应的区域也会形成凹陷。通过该步骤得到如图11所示的第二中间结构。在第二中间结构上形成第二栅电极32与第一栅电极12时，第一栅电极12位于凹陷处，因此第一栅电极12与衬底101之间的距离小于第二栅电极32与衬底101之间的距离。
在步骤123中，在第二栅电极背离衬底的一侧形成n个第一有源层。
在步骤123之前，制备方法还包括：在第二栅电极背离衬底101的一侧形成第一绝缘层104，n个第一有源层位于第一绝缘层104背离衬底101的一侧。
参见图2、图3、图6和图7所示，n个第一有源层11、21与衬底101之间的距离相同，则第一绝缘层104的表面各处齐平。
参见图8和图9，n个第一有源层11、21与衬底101之间的距离不全相同，第一有源层11与衬底101之间的距离小于第一有源层21与衬底101之间的距离。第一绝缘层104与第一有源层11对应的区域形成凹陷，第一有源层11形成于凹陷中。
在步骤123之前，制备方法还包括：在第一有源层11、21背离衬底101的一侧形成第二绝缘层105，第一有源层11、21位于第二绝缘层105背离衬底101的一侧。
在步骤124中，在第一有源层背离衬底的一侧形成第一栅电极。
在该步骤中，形成第一栅电极22。
在步骤124之后，制备方法还包括：在第一栅电极12背离衬底101的一侧形成第三绝缘层106。
在一个实施中，在形成如图4和图5所示的像素驱动电路时，步骤120可通过如下步骤125至步骤129完成。图4和图5所示的像素驱动电路中，半导体器件包括n个第一薄膜晶体管，n个第一薄膜晶体管的n个第一栅电极22位于对应的有源层21背离衬底101的一侧。
在步骤125中，在衬底上形成第二有源层。
在步骤125之前，制备方法还包括：在衬底上形成缓冲层102，第二有源层31位于缓冲层102背离衬底101的一侧。
在步骤126中，在第二有源层背离衬底的一侧形成第二栅电极。
在步骤126之前，制备方法还包括：在第二有源层31背离衬底101的一侧形成钝化层103，第二栅电极32位于钝化层103背离衬底101的一侧。
在步骤127中，在第二栅电极背离衬底的一侧形成n个第一有源层。
在步骤128之前，制备方法还包括：在第二栅电极背离衬底101的一侧形成第一绝缘层104，n个第一有源层位于第一绝缘层104背离衬底101的一侧。
在步骤129中，在第一有源层背离衬底的一侧形成n个与第一有源层一一对应的第一栅电极。
在步骤129之后，制备方法还包括：在第一栅电极12背离衬底101的一侧形成第三绝缘层106。
在一个实施中，半导体器件中，n个第一薄膜晶体管的第一栅电极均位于第一有源层背离衬底的一侧时，步骤120可通过如下步骤1291至步骤1293完成。
在步骤1291中，在衬底上形成第二有源层。
在步骤1291之前，制备方法还包括：在衬底上形成缓冲层102，第二有源层31位于缓冲层102背离衬底101的一侧。
在步骤1292中，在第二有源层背离衬底的一侧形成第二栅电极及n个第一栅电极。
在步骤1292之前，制备方法还包括：在第二有源层31背离衬底101的一侧形成钝化层103，第二栅电极32及n个第一栅电极位于钝化层103背离衬底101的一侧。
在步骤1293中，在第二栅电极及第一栅电极背离衬底的一侧形成n个第一有源层。
在步骤1293之前，制备方法还包括：在第二栅电极32背离衬底101的一侧形成第一绝缘层104，n个第一有源层11、21位于第一绝缘层104背离衬底101的一侧。
在步骤1293之后，制备方法还包括：在n个第一有源层11、21背离衬底101的一侧依次形成第二绝缘层105及第三绝缘层106。
在步骤130中，形成n个与第一有源层一一对应的第一源电极、n个与第一有源层一一对应的第一漏电极、用于将n个第一源电极电连接的第一连接线、用于将n个第一漏电极电缆接的第二连接线，n个第一源电极及n个第一漏电极分别与对应的第一有源层电连接。
在步骤130中，首先形成穿透第二绝缘层105与第三绝缘层106的接触孔，每一第一有源层11、21对应有两个接触孔，接触孔在衬底101上的正投影落在对应的第一有源层11、21在衬底101上的正投影内。之后，沉积金属材料并进行图案化处理，金属材料填充接触孔，第三绝缘层106背离衬底的一侧形成第一源电极、第一漏电极、第一连接线与第二连接线。
上述的制备方法仅描述了像素电路中的半导体器件及第二薄膜晶体管的制备过程，电容及其他的薄膜晶体管的制备可与上述的制备过程同时进行，不再详述。
本申请实施例提供的产品实施例与制备方法的实施例基本对应，所以相关细节及有益效果的描述可互相参见，不再进行赘述。
本申请实施例还提供了一种显示面板，所述显示面板包括上述任一实施例所述的像素驱动电路。显示面板包括多个像素，像素驱动电路的数量与像素的数量相同，一个像素驱动电路用于驱动一个像素。
本申请实施例还提供了一种显示装置，所述显示装置包括上述的显示面板。所述显示装置还可包括壳体，显示面板覆盖在壳体上。
本实施例中的显示装置可以为：电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间唯一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。
本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未申请的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。
技术特征：
1.一种半导体器件，其特征在于，所述半导体器件包括n个第一薄膜晶体管，n为大于或等于2的自然数；
所述第一薄膜晶体管包括衬底、第一有源层、第一栅电极、第一源电极及第一漏电极，所述第一有源层、所述第一栅电极、所述第一源电极及所述第一漏电极形成于所述衬底上；所述第一有源层的材料为氧化物半导体材料；所述第一栅电极与所述第一有源层互相绝缘，所述第一源电极及所述第一漏电极分别与所述第一有源层电连接；
n个所述第一薄膜晶体管的第一源电极电连接，n个所述第一薄膜晶体管的第一漏电极电连接。
2.根据权利要求1所述的半导体器件，其特征在于，n个所述第一薄膜晶体管的第一栅电极均位于对应的所述第一有源层背离所述衬底的一侧；或者，n个所述第一薄膜晶体管的第一栅电极均位于对应的所述第一有源层靠近所述衬底的一侧；或者，n个所述第一薄膜晶体管中，至少一个所述第一薄膜晶体管的第一栅电极位于对应的所述第一有源层背离所述衬底的一侧，其他所述第一薄膜晶体管的第一栅电极位于对应的所述第一有源层靠近所述衬底的一侧。
3.根据权利要求1所述的半导体器件，其特征在于，n个所述第一薄膜晶体管的第一源电极通过第一连接线电连接，n个所述第一薄膜晶体管的第一漏电极通过第二连接线电连接，所述第一连接线与所述第二连接线位于同一层。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一连接线、所述第二连接线、所述第一源电极、所述第一漏电极的材料相同，在同一工艺步骤中形成。
5.一种像素驱动电路，其特征在于，所述像素驱动电路包括权利要求1-4任一项所述的半导体器件。
6.根据权利要求5所述的像素驱动电路，其特征在于，所述像素驱动电路还包括第二薄膜晶体管，所述第二薄膜晶体管与所述第一薄膜晶体管共用一个衬底，所述第二薄膜晶体管包括第二有源层、第二栅电极、第二源电极及第二漏电极；所述第二有源层、所述第二栅电极、所述第二源电极及所述第二漏电极形成于所述衬底上；所述第二有源层的材料为低温多晶硅材料，所述第二栅电极与所述第二有源层互相绝缘，所述第二源电极及所述第二漏电极分别与所述第二有源层电连接。
7.根据权利要求6所述的像素驱动电路，其特征在于，至少一个所述第一薄膜晶体管的第一栅电极位于对应的所述第一有源层靠近所述衬底的一侧，该第一栅电极与所述第二栅电极位于同一层。
8.根据权利要求7所述的像素驱动电路，其特征在于，与所述第二栅电极位于同一层的第一栅电极对应的第一薄膜晶体管与所述第二薄膜晶体管相邻，该第一栅电极与所述衬底之间的距离为第一距离，所述第二栅电极与所述衬底之间的距离为第二距离，所述第一距离与所述第二距离相等或者不等。
9.一种显示面板，其特征在于，所述显示面板包括权利要求5-8任一项所述的像素驱动电路。
10.一种显示装置，其特征在于，所述显示装置包括权利要求9所述的显示面板。
技术总结
本申请提供了一种半导体器件、像素电路、显示面板及显示装置。所述半导体器件包括N个第一薄膜晶体管，N为大于或等于2的自然数。所述第一薄膜晶体管包括衬底、第一有源层、第一栅电极、第一源电极及第一漏电极，所述第一有源层、所述第一栅电极、所述第一源电极及所述第一漏电极形成于所述衬底上；所述第一有源层的材料为氧化物半导体材料；所述第一栅电极与所述第一有源层互相绝缘，所述第一源电极及所述第一漏电极分别与所述第一有源层电连接。N个所述第一薄膜晶体管的第一源电极电连接，N个所述第一薄膜晶体管的第一漏电极电连接。
技术研发人员：黄鹏;詹裕程;高涛
受保护的技术使用者：京东方科技集团股份有限公司;成都京东方光电科技有限公司
技术研发日：.11.26
技术公布日：.02.28
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