本发明涉及显示技术领域，尤其涉及一种降噪电路、移位寄存器单元、栅极驱动电路和显示装置。
背景技术：
在相关技术中，由于tft(薄膜晶体管)器件固有特性，经长期信赖性或在一些特定的使用条件下，tft特性会发生漂移，进而导致移位寄存器单元包括的输出晶体管的栅极即使保持了良好的截止电压，也无法保持良好的截止特性，也即在输出截止保持时间段，所述输出晶体管也可以会导通，从而导致在输出截止保持时间段，时钟信号端提供的时钟信号为高电平时，造成对栅极驱动信号输出端产生噪音干扰，使得画面错充，产生ad(abnormaldisplay，异常显示)。并且，也可以防止上拉节点的电位在输出截止保持阶段由于控制对其降噪的晶体管的特性漂移，而导致上拉节点的电位无法维持为低电平，从而会对栅极驱动信号输出端产生噪音干扰。
技术实现要素：
本发明的主要目的在于提供一种降噪电路、移位寄存器单元、栅极驱动电路和显示装置，解决现有技术中会由于无法对栅极驱动信号输出端和/或上拉节点进行充分的降噪，从而对栅极驱动信号输出端产生噪音干扰的问题。
为了达到上述目的，本发明提供了一种降噪电路，用于对移位寄存器单元包括的栅极驱动信号输出端和/或该移位寄存器单元包括的上拉节点进行降噪，所述降噪电路包括第一降噪电路和/或第二降噪电路；
所述第一降噪电路分别与所述栅极驱动信号输出端和第一降噪控制端电连接，用于在所述第一降噪控制端提供的第一降噪控制信号的控制下，控制对所述栅极驱动信号输出端进行降噪；
所述第二降噪电路分别与所述上拉节点和第二降噪控制端电连接，用于在第二降噪控制端提供的第二降噪控制信号的控制下，控制对所述上拉节点进行降噪；
所述第一降噪控制信号的电位在所述移位寄存器单元的输出时间段为无效电压，所述第一降噪控制信号的电位在显示周期包括的除了所述输出时间段之外的时间段中的至少部分时间为有效电压；
所述第二降噪控制信号的电位在所述移位寄存器单元的输入时间段和输出时间段为无效电压，所述第二降噪控制信号的电位在显示周期包括的除了所述输入时间段和所述输出时间段之外的时间段中的至少部分时间为有效电压。
实施时，所述第一降噪电路包括第一降噪晶体管和至少一个第一降噪二极管；
所述第一降噪二极管的阳极与所述第一降噪控制端电连接，所述第一降噪二极管的阴极与所述第一降噪晶体管的控制极电连接；
所述第一降噪晶体管的第一极与所述栅极驱动信号输出端电连接，所述第一降噪晶体管的第二极与第一降噪电压端电连接。
实施时，所述第二降噪电路包括第二降噪晶体管和至少一个第二降噪二极管；
所述第二降噪二极管的阳极与所述第二降噪控制端电连接，所述第二降噪二极管的阴极与所述第二降噪晶体管的控制极电连接；
所述第二降噪晶体管的第一极与所述上拉节点电连接，所述第二降噪晶体管的第二极与第二降噪电压端电连接。
实施时，所述第一降噪控制端的个数为至少一个；
所述第一降噪控制端包括其他级移位寄存器单元的栅极驱动信号端中的至少一个；和/或，所述第一降噪控制端包括栅极驱动电路连接的其他时钟信号端中的至少一个；
所述其他级移位寄存器单元为栅极驱动电路中的除了所述移位寄存器单元之外的所有级移位寄存器单元；
所述其他时钟信号端为所述栅极驱动电路连接的时钟信号端中除了所述移位寄存器单元连接的时钟信号端之外的其他时钟信号端。
实施时，所述第二降噪控制端的个数为至少一个；
所述第二降噪控制端包括其他级移位寄存器单元的栅极驱动信号端中的至少一个；和/或，所述第二降噪控制端包括栅极驱动电路连接的其他时钟信号端中的至少一个；
所述其他级移位寄存器单元为栅极驱动电路中的除了所述移位寄存器单元之外的所有级移位寄存器单元；
所述其他时钟信号端为所述栅极驱动电路连接的时钟信号端中除了所述移位寄存器单元连接的时钟信号端之外的其他时钟信号端。
本发明还提供了一种移位寄存器单元，包括上述的降噪电路。
本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。
实施时，本发明所述的栅极驱动电路还包括第一时钟信号端和第二时钟信号端；
所述栅极驱动电路包括的第n级移位寄存器单元的栅极驱动信号端与所述栅极驱动电路包括的第n+1级移位寄存器单元的输入端电连接，所述第n级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的第n-1级移位寄存器单元的复位端电连接；n为大于1的整数；
所述第n级移位寄存单元与所述第一时钟信号端电连接；
所述第n级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的除了该第n级移位寄存器单元之外的其他级移位寄存单元中的至少一个；和/或，该第一降噪控制端包括所述第二时钟信号端；
所述第n级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的除了该第n级移位寄存器单元和第n-1级移位寄存器单元之外的其他级移位寄存单元中的至少一个；和/或，该第二降噪控制端包括所述第二时钟信号端。
实施时，本发明所述的栅极驱动电路还包括第一时钟信号端和第二时钟信号端；
所述栅极驱动电路包括的第n级移位寄存器单元的栅极驱动信号端与所述栅极驱动电路包括的第n+1级移位寄存器单元的输入端电连接；n等于1；
所述第n级移位寄存单元与所述第一时钟信号端电连接；
所述第n级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的除了该第n级移位寄存器单元之外的其他级移位寄存单元中的至少一个；和/或，该第一降噪控制端包括所述第二时钟信号端；
所述第n级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的除了该第n级移位寄存器单元之外的其他级移位寄存单元中的至少一个；和/或，该第二降噪控制端包括所述第二时钟信号端。
实施时，本发明所述的栅极驱动电路还包括第一时钟信号端、第二时钟信号端、第三时钟信号端和第四时钟信号端；
所述栅极驱动电路包括的第n级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的第n+2级移位寄存器单元的输入端电连接，所述第n级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的第n-2级移位寄存器单元的复位端电连接；n为大于2的整数；
所述第n级移位寄存器单元与第一时钟信号端电连接，第一时钟信号端提供的第一时钟信号与第三时钟信号端提供的第三时钟信号相互反相，所述第二时钟信号端提供的第二时钟信号与第四时钟信号端提供的第四时钟信号相互反相；
所述第n级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的第n+2n级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第一降噪控制端包括所述第三时钟信号端；n为整数，n+2n大于0；
所述第n级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的第n+2m级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第一降噪控制端包括所述第三时钟信号端；m为整数，m不等于-1，n+2m大于0。
实施时，本发明所述的栅极驱动电路还包括第一时钟信号端、第二时钟信号端、第三时钟信号端和第四时钟信号端；
所述栅极驱动电路包括的第n级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的第n+2级移位寄存器单元的输入端电连接；n等于1或2；
所述第n级移位寄存器单元与第一时钟信号端电连接，第一时钟信号端提供的第一时钟信号与第三时钟信号端提供的第三时钟信号相互反相，所述第二时钟信号端提供的第二时钟信号与第四时钟信号端提供的第四时钟信号相互反相；
所述第n级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的第n+2a级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第一降噪控制端包括所述第三时钟信号端；a为正整数；
所述第n级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的第n+2a级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第一降噪控制端包括所述第三时钟信号端。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的降噪电路、移位寄存器单元、栅极驱动电路和显示装置可以避开输出时间段，对栅极驱动信号输出端和/或上拉节点进行全时段降噪，提高栅极驱动信号输出稳定性。
附图说明
图1是本发明实施例所述的降噪电路的结构图；
图2是本发明另一实施例所述的降噪电路的结构图；
图3是本发明又一实施例所述的降噪电路的结构图；
图4是本发明再一实施例所述的降噪电路的电路图；
图5是本发明另一实施例所述的降噪电路的电路图；
图6是本发明又一实施例所述的降噪电路的电路图；
图7是本发明再一实施例所述的降噪电路的电路图；
图8是第一时钟信号clk1的波形图、第二时钟信号clk2的波形图、第三时钟信号clk3的波形图和第四时钟信号clk4的波形图；
图9是本发明所述的移位寄存器单元的第一具体实施例的结构图；
图10是本发明所述的移位寄存器单元的第二具体实施例的结构图；
图11是本发明如图10所示的移位寄存器单元的第二具体实施例的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的开关管均可以为三极管、薄膜开关管或场效应管或其他特性相同的器件。在本发明实施例中，为区分开关管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述开关管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述开关管为薄膜开关管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
本发明实施例所述的降噪电路，用于对移位寄存器单元包括的栅极驱动信号输出端和/或该移位寄存器单元包括的上拉节点进行降噪，所述降噪电路包括第一降噪电路和/或第二降噪电路；
所述第一降噪电路分别与所述栅极驱动信号输出端和第一降噪控制端电连接，用于在所述第一降噪控制端提供的第一降噪控制信号的控制下，控制对所述栅极驱动信号输出端进行降噪；
所述第二降噪电路分别与所述上拉节点和第二降噪控制端电连接，用于在第二降噪控制端提供的第二降噪控制信号的控制下，控制对所述上拉节点进行降噪；
所述第一降噪控制信号的电位在所述移位寄存器单元的输出时间段为无效电压，所述第一降噪控制信号的电位在显示周期包括的除了所述输出时间段之外的时间段中的至少部分时间为有效电压；
所述第二降噪控制信号的电位在所述移位寄存器单元的输入时间段和输出时间段为无效电压，所述第二降噪控制信号的电位在显示周期包括的除了所述输入时间段和所述输出时间段之外的时间段中的至少部分时间为有效电压。
本发明实施例所述的降噪电路可以避开输出时间段，对栅极驱动信号输出端和/或上拉节点进行全时段降噪，提高栅极驱动信号输出稳定性。
在相关技术中，显示周期包括依次设置的输入时间段、输出时间段、复位时间段和输出截止保持时间段，当所述移位寄存器单元正常工作时，也即不存在晶体管特性漂移的情况时，
在输入时间段，通过输入端提供的输入信号提升上拉节点的电位；
在输出时间段，通过存储电容自举拉升上拉节点的电位，并此时时钟信号端提供的时钟信号为高电平，输出晶体管在所述上拉节点的电位的控制下导通，以控制栅极驱动信号输出端输出高电平；
在复位阶段，通过复位端提供的复位信号对上拉节点的电位进行复位，并下拉节点的电位被拉升，栅极驱动信号复位晶体管在下拉节点的电位的控制下，控制对栅极驱动信号输出端提供的栅极驱动信号进行复位；
在输出截止保持时间段，上拉节点的电位维持为低电平，下拉节点的电位在至少部分时间为高电平，栅极驱动信号的电位维持为低电平。
其中，所述输出晶体管的控制极可以与所述上拉节点电连接，所述输出晶体管的第一极可以与时钟信号端电连接，所述输出晶体管的第二极可以与栅极驱动信号输出端电连接，但不以此为限。
然而，在相关技术中，由于tft(薄膜晶体管)器件固有特性，经长期信赖性或在一些特定的使用条件下，tft特性会发生漂移，进而导致移位寄存器单元包括的输出晶体管的栅极即使保持了良好的截止电压，也无法保持良好的截止特性，也即在输出截止保持时间段，所述输出晶体管也可以会导通，从而导致在输出截止保持时间段，时钟信号端提供的时钟信号为高电平时，造成对栅极驱动信号输出端产生噪音干扰，使得画面错充，产生ad。
基于此，本发明实施例提供了一种降噪电路，以在输出截止保持时间段维持栅极驱动信号的电位和/或所述上拉节点的电位为低电平，防止对栅极驱动信号输出端产生噪音干扰，提升信赖性。
如图1所示，本发明实施例所述的降噪电路，用于对移位寄存器单元包括的栅极驱动信号输出端output进行降噪，所述降噪电路包括第一降噪电路11；
所述第一降噪电路11分别与所述栅极驱动信号输出端output和第一降噪控制端ctrl1电连接，用于在所述第一降噪控制端ctrl1提供的第一降噪控制信号的控制下，控制对所述栅极驱动信号输出端output进行降噪；
所述第一降噪控制信号的电位在所述移位寄存器单元的输出时间段为无效电压，所述第一降噪控制信号的电位在显示周期包括的除了所述输出时间段之外的时间段中的至少部分时间为有效电压。
在本发明实施例所述的降噪电路中，通过将第一降噪控制信号的电位设置为在输出时间段为无效电压，以不对栅极驱动信号输出产生影响；并显示周期包括的除了所述输出时间段之外的时间段中的至少部分时间，将所述第一降噪控制信号的电位设置为有效电压，以控制对output进行降噪。
在本发明实施例中，当所述第一降噪控制信号的电位为有效电压时，所述第一降噪电路11对output进行降噪；
当所述第一降噪控制信号的电位为无效电压时，所述第一降噪电路11不对output进行降噪。
在本发明实施例中，当所述第一降噪电路11包括的第一降噪晶体管为n型晶体管时，所述有效电压可以为高电压，所述无效电压可以为低电压，但不以此为限。
如图2所示，本发明实施例所述的降噪电路，用于对移位寄存器单元包括的上拉节点pu进行降噪，所述降噪电路包括第二降噪电路12；
所述第二降噪电路12分别与所述上拉节点pu和第二降噪控制端ctrl2电连接，用于在所述第二降噪控制端ctrl2提供的第一降噪控制信号的控制下，控制对所述上拉节点pu进行降噪；
所述第二降噪控制信号的电位在所述移位寄存器单元的输入时间段和输出时间段为无效电压，所述第二降噪控制信号的电位在显示周期包括的除了所述输入时间段和所述输出时间段之外的时间段中的至少部分时间为有效电压。
在本发明实施例所述的降噪电路中，通过将第二降噪控制信号的电位设置为在输入时间段和输出时间段为无效电压，以不对栅极驱动信号输出产生影响；并显示周期包括的除了输入时间段和所述输出时间段之外的时间段中的至少部分时间，将所述第二降噪控制信号的电位设置为有效电压，以控制对pu进行降噪。
在本发明实施例中，当所述第二降噪控制信号的电位为有效电压时，所述第二降噪电路12对pu进行降噪；
当所述第二降噪控制信号的电位为无效电压时，所述第二降噪电路12不对pu进行降噪。
在本发明实施例中，当所述第二降噪电路12包括的第二降噪晶体管为n型晶体管时，所述有效电压可以为高电压，所述无效电压可以为低电压，但不以此为限。
如图3所示，本发明实施例所述的降噪电路，用于对移位寄存器单元包括的栅极驱动信号输出端output和该移位寄存器单元包括的上拉节点pu进行降噪，所述降噪电路30包括第一降噪电路11和第二降噪电路12；
所述第一降噪电路11分别与所述栅极驱动信号输出端output和第一降噪控制端ctrl1电连接，用于在所述第一降噪控制端ctrl1提供的第一降噪控制信号的控制下，控制对所述栅极驱动信号输出端output进行降噪；
所述第一降噪控制信号的电位在所述移位寄存器单元的输出时间段为无效电压，所述第一降噪控制信号的电位在显示周期包括的除了所述输出时间段之外的时间段中的至少部分时间为有效电压；
所述第二降噪电路12分别与所述上拉节点pu和第二降噪控制端ctrl2电连接，用于在所述第二降噪控制端ctrl2提供的第一降噪控制信号的控制下，控制对所述上拉节点pu进行降噪；
所述第二降噪控制信号的电位在所述移位寄存器单元的输入时间段和输出时间段为无效电压，所述第二降噪控制信号的电位在显示周期包括的除了所述输入时间段和所述输出时间段之外的时间段中的至少部分时间为有效电压。
在本发明实施例所述的降噪电路中，通过将第一降噪控制信号的电位设置为在输出时间段为无效电压，以不对栅极驱动信号输出产生影响；并显示周期包括的除了所述输出时间段之外的时间段中的至少部分时间，将所述第一降噪控制信号的电位设置为有效电压，以控制对output进行降噪；通过将第二降噪控制信号的电位设置为在输入时间段和输出时间段为无效电压，以不对栅极驱动信号输出产生影响；并显示周期包括的除了输入时间段和所述输出时间段之外的时间段中的至少部分时间，将所述第二降噪控制信号的电位设置为有效电压，以控制对pu进行降噪。
在本发明实施例中，当所述第一降噪控制信号的电位为有效电压时，所述第一降噪电路11对output进行降噪；
当所述第一降噪控制信号的电位为无效电压时，所述第一降噪电路11不对output进行降噪；
当所述第二降噪控制信号的电位为有效电压时，所述第二降噪电路12对pu进行降噪；
当所述第二降噪控制信号的电位为无效电压时，所述第二降噪电路12不对pu进行降噪。
具体的，所述第一降噪电路可以包括第一降噪晶体管和至少一个第一降噪二极管；
所述第一降噪二极管的阳极与所述第一降噪控制端电连接，所述第一降噪二极管的阴极与所述第一降噪晶体管的控制极电连接；
所述第一降噪晶体管的第一极与所述栅极驱动信号输出端电连接，所述第一降噪晶体管的第二极与第一降噪电压端电连接。
如图4所示，在图1所示的降噪电路的实施例的基础上，所述第一降噪电路包括第一降噪晶体管mr1、第一个第一降噪二极管dn11、第二个第一降噪二极管dn12和第三个第一降噪二极管dn13；
所述移位寄存器单元包括输出晶体管m3和存储电容c1；
m3的栅极与上拉节点pu电连接，m3的漏极与第一时钟信号端电连接，m3的源极与所述栅极驱动信号输出端output电连接；所述第一时钟信号端用于提供第一时钟信号clk1；
所述第一降噪控制端包括第二时钟信号端、第n+1级栅极驱动信号输出端outputn+1和第n+2级移位寄存器单元输出端outputn+2；n为正整数；所述第二时钟信号端用于提供第二时钟信号clk2；
dn11的阳极接入clk2，dn11的阴极与mr1的栅极电连接；
dn12的阳极与outputn+1电连接，dn12的阴极与mr1的栅极电连接；
dn13的阳极与outputn+2电连接，dn13的阴极与mr1的栅极电连接；
所述第一降噪晶体管mr1的漏极与所述栅极驱动信号输出端output电连接，所述第一降噪晶体管mr1的源极与低电压端电连接；所述低电压端用于提供低电压vss。
在图4所示的实施例中，所述第一降噪电压端为所述低电压端，但不以此为限。
在图4所示的实施例中，mr1可以为n型薄膜晶体管，但不以此为限。
在实际操作时，各降噪二极管可以实现单向截止的功能。
在图4所示的实施例中，所述移位寄存器单元可以为栅极驱动电路包括的第n级移位寄存器单元，并栅极驱动电路包括的各级移位寄存器单元依次级联，第一时钟信号与第二时钟信号相互反相；所述第一时钟信号端用于提供第一时钟信号，所述第二时钟信号端用于提供第二时钟信号。
在相关技术中，通过将晶体管的控制极和晶体管的第一极电连接，可以等效于二极管，此时，晶体管的控制极等同于二极管的阳极，晶体管的第二极等同于二极管的阴极。在本发明实施例中，等同于二极管的晶体管为n型晶体管。
如图5所示，在图4所示的降噪电路的实施例的基础上，第一晶体管mn11等同于dn11、第二晶体管mn12等同于dn12，第三晶体管mn13等同于dn13；
mn11的栅极和mn11的漏极相互电连接，并mn11的栅极与clk2电连接，mn11的源极与mr1的栅极电连接；
mn12的栅极和mn12的漏极相互电连接，并mn12的栅极与outputn+1电连接，mn12的源极与mr1的栅极电连接；
mn13的栅极和mn13的漏极相互电连接，并mn13的栅极与outputn+2电连接，mn13的源极与mr1的栅极电连接。
在图5所示的实施例中，mn11、mn12和mn13都为n型薄膜晶体管，但不以此为限。
具体的，所述第二降噪电路包括第二降噪晶体管和至少一个第二降噪二极管；
所述第二降噪二极管的阳极与所述第二降噪控制端电连接，所述第二降噪二极管的阴极与所述第二降噪晶体管的控制极电连接；
所述第二降噪晶体管的第一极与所述上拉节点电连接，所述第二降噪晶体管的第二极与第二降噪电压端电连接。
如图6所示，在图2所示的降噪电路的实施例的基础上，所述第二降噪电路包括第二降噪晶体管mr2、第一个第二降噪二极管dn21、第二个第二降噪二极管dn22和第三个第二降噪二极管dn23；
所述移位寄存器单元包括输出晶体管m3和存储电容c1；
m3的栅极与上拉节点pu电连接，m3的漏极与第一时钟信号端电连接，m3的源极与所述栅极驱动信号输出端output电连接；所述第一时钟信号端用于提供第一时钟信号clk1；
所述第二降噪控制端包括第二时钟信号端clk2、第n+3级栅极驱动信号输出端outputn+3和第n+4级移位寄存器单元输出端outputn+4；n为正整数；所述第二时钟信号端用于提供第二时钟信号clk2；
dn21的阳极接入clk2，dn21的阴极与mr2的栅极电连接；
dn22的阳极与outputn+3电连接，dn22的阴极与mr2的栅极电连接；
dn23的阳极与outputn+4电连接，dn23的阴极与mr2的栅极电连接；
所述第二降噪晶体管mr2的漏极与所述上拉节点pu电连接，所述第二降噪晶体管mr2的源极与低电压端电连接；所述低电压端用于提供低电压vss。
在图6所示的实施例中，所述第二降噪电压端为所述低电压端，但不以此为限。
在图6所示的实施例中，mr2可以为n型薄膜晶体管，但不以此为限。
在图6所示的实施例中，所述移位寄存器单元可以为栅极驱动电路包括的第n级移位寄存器单元，并栅极驱动电路包括的各级移位寄存器单元依次级联，第一时钟信号与第二时钟信号相互反相；所述第一时钟信号端用于提供第一时钟信号，所述第二时钟信号端用于提供第二时钟信号。
在相关技术中，通过将晶体管的控制极和晶体管的第一极电连接，可以等效于二极管，此时，晶体管的控制极等同于二极管的阳极，晶体管的第二极等同于二极管的阴极。在本发明实施例中，等同于二极管的晶体管为n型晶体管。
如图7所示，在图5所示的降噪电路的实施例的基础上，第四晶体管mn21等同于dn21、第五晶体管mn22等同于dn22，第六晶体管mn23等同于dn23；
mn21的栅极和mn21的漏极相互电连接，并mn21的栅极接入clk2，mn21的源极与mr2的栅极电连接；
mn22的栅极和mn22的漏极相互电连接，并mn22的栅极与outputn+3电连接，mn22的源极与mr2的栅极电连接；
mn23的栅极和mn23的漏极相互电连接，并mn23的栅极与outputn+4电连接，mn23的源极与mr2的栅极电连接。
在图7所示的实施例中，mn21、mn22和mn23都为n型薄膜晶体管，但不以此为限。
在本发明实施例中，所述第一降噪控制端的个数可以为至少一个；
所述第一降噪控制端包括其他级移位寄存器单元的栅极驱动信号端中的至少一个；和/或，所述第一降噪控制端包括栅极驱动电路连接的其他时钟信号端中的至少一个；
所述其他级移位寄存器单元为栅极驱动电路中的除了所述移位寄存器单元之外的所有级移位寄存器单元；
所述其他时钟信号端为所述栅极驱动电路连接的时钟信号端中除了所述移位寄存器单元连接的时钟信号端之外的其他时钟信号端。
在具体实施时，所述第一降噪控制端的个数可以为至少一个，在栅极驱动电路中，各级移位寄存器相互级联，可以是所有级移位寄存器依次级联，也可以是奇数级移位寄存器单元相互级联，偶数级移位寄存器相互级联，但不以此为限。在实际操作时，可以将相互级联的多级移位寄存器单元看作包含于同一组移位寄存器单元，则第一降噪控制端可以包括与该移位寄存器单元处于同一组的其他级移位寄存器单元的栅极驱动信号输出端；
并且，所述第一降噪控制端可以包括降噪时钟信号端；该降噪时钟信号端提供的降噪时钟信号可以与该移位寄存器单元中的输出晶体管连接的时钟信号端提供的时钟信号相互反相，但不以此为限。
在本发明实施例中，所述第二降噪控制端的个数可以为至少一个；
所述第二降噪控制端包括其他级移位寄存器单元的栅极驱动信号端中的至少一个；和/或，所述第二降噪控制端包括栅极驱动电路连接的其他时钟信号端中的至少一个；
所述其他级移位寄存器单元为栅极驱动电路中的除了所述移位寄存器单元之外的所有级移位寄存器单元；
所述其他时钟信号端为所述栅极驱动电路连接的时钟信号端中除了所述移位寄存器单元连接的时钟信号端之外的其他时钟信号端。
在具体实施时，所述第二降噪控制端的个数可以为至少一个，在栅极驱动电路中，各级移位寄存器相互级联，可以是所有级移位寄存器依次级联，也可以是奇数级移位寄存器单元相互级联，偶数级移位寄存器相互级联，但不以此为限。在实际操作时，可以将相互级联的多级移位寄存器单元看作包含于同一组移位寄存器单元，则第二降噪控制端可以包括与该移位寄存器单元处于同一组的预定移位寄存器单元的栅极驱动信号输出端；该预定移位寄存器单元不为该移位寄存器单元的相邻上一级移位寄存器单元。
并且，所述第二降噪控制端可以包括降噪时钟信号端；该降噪时钟信号端提供的降噪时钟信号可以与该移位寄存器单元中的输出晶体管连接的时钟信号端提供的时钟信号相互反相，但不以此为限。
本发明实施例所述的降噪电路可以利用已有信号避开输出阶段(在该输出阶段输出栅极驱动信号)进行全时段降噪，相比于仅用其他时钟信号降噪更加充分。
本发明实施例所述的降噪电路可以将同一组移位寄存器单元中的其他移位寄存器单元输出的栅极驱动信号反灌回本级栅极驱动信号输出端(该降噪电路应用于该本级栅极驱动信号输出端)，达到在输出截止保持阶段降噪的目的。本发明实施例相对于传统的降噪手段还有一个显著的优点是采用多信号控制降噪代替单信号控制降噪，每个降噪控制信号的工作时间比较短，因此对应的晶体管的漂移程度较小。至于mr1和mr2，也可以利用带有预充电结构的tft(薄膜晶体管)时序特点，实现mr1的栅极的电位和/或mr2的栅极的电位间隔为高电位，提高寿命。
并且，本发明实施例所述的降噪电路位于goa(gateonarray，设置于阵列基板上的栅极驱动电路)区，本发明实施例可以在产品结构基本不变更的情况下提高产品信赖性，而且基本不增加goa区占用空间。
在本发明实施例中，当所述移位寄存器单元包含于栅极驱动电路，当该栅极驱动电路采用了两个时钟信号端：第一时钟信号端和第二时钟信号端，该两个时钟信号端提供的时钟信号相互反相时，奇数级移位寄存器单元可以与第一时钟信号端电连接，偶数级移位寄存器单元可以与第二时钟信号端电连接；栅极驱动电路包括的多级移位寄存器单元依次级联，也即，第a级移位寄存器单元的输入端与第a-1级移位寄存器单元的栅极信号输出端电连接，第a级移位寄存器单元的复位端与第a+1级移位寄存器单元的栅极驱动信号输出端电连接；a为大于1的整数，并且，a+1小于或等于所述栅极驱动电路包括的移位寄存器单元的总级数；第一级移位寄存器单元的输入端接入起始信号；此时，该栅极驱动电路包括的所有级移位寄存器单元都为同一组移位寄存器单元，第一时钟信号端和第二时钟信号端为同一组时钟信号端。
在本发明实施例中，当该栅极驱动信号采用了四个时钟信号端：第一时钟信号端、第二时钟信号端、第三时钟信号端和第四时钟信号端，第一时钟信号端用于提供第一时钟信号clk1，第二时钟信号端用于提供第二时钟信号clk2，第三时钟信号端用于提供第三时钟信号clk3，第四时钟信号端用于提供第四时钟信号clk4，clk1的波形、clk2的波形、clk3的波形和clk4的波形可以如图8所示(clk1与clk3反相，clk2与clk4反相)，并第4c-3级移位寄存器单元接入clk1，第4c-2级移位寄存器单元接入clk2，第4c-1级移位寄存器单元接入clk3，第4c级移位寄存器单元接入clk4，c为正整数，并4c小于或等于所述栅极驱动电路包括的移位寄存器单元的总级数；此时，该栅极驱动电路包括的多级移位寄存器单元的级联关系可以如下：奇数级移位寄存器单元相互级联，偶数级移位寄存器相互级联；也即，第一级移位寄存器单元的复位端与第三级移位寄存器单元的栅极驱动信号输出端电连接，第三级移位寄存器单元的输入端与第一级移位寄存器单元的栅极驱动信号输出端电连接，第三级移位寄存器单元的复位端与第五级移位寄存器单元的栅极驱动信号输出端电路连接，依次类推；第二级移位寄存器单元的复位端与第四级移位寄存器单元的栅极驱动信号输出端电连接，第四级移位寄存器单元的输入端与第二级移位寄存器单元的栅极驱动信号输出端电连接，第四级移位寄存器单元的复位端与第六级移位寄存器单元的栅极驱动信号输出端电路连接，依次类推；第一级移位寄存器单元的输入端接入第一起始信号，第二级移位寄存器单元的输入端接入第二起始信号；此时，奇数级移位寄存器单元为同一组移位寄存器单元，偶数级移位寄存器单元为同一组移位寄存器单元，第一时钟信号端和第三时钟信号端为同一组时钟信号端，第二时钟信号端和第四时钟信号端为同一组时钟信号端。
在本发明实施例中，当该栅极驱动信号采用了六个时钟信号端：第一时钟信号端、第二时钟信号端、第三时钟信号端、第四时钟信号端、第五时钟信号端和第六时钟信号端，第一时钟信号端用于提供第一时钟信号clk1，第二时钟信号端用于提供第二时钟信号clk2，第三时钟信号端用于提供第三时钟信号clk3，第四时钟信号端用于提供第四时钟信号clk4，第五时钟信号端用于提供第五时钟信号clk5，第六时钟信号端用于提供第六时钟信号clk6(clk1与clk4反相，clk2与clk5反相，clk3和clk6反相，此时第一时钟信号端和第四时钟信号端为同一组时钟信号端，第二时钟信号端和第五时钟信号端为同一组时钟信号端，第三时钟信号端和第六时钟信号端为同一组时钟信号端)；并第6d-5级移位寄存器单元接入clk1，第6d-4级移位寄存器单元接入clk2，第6d-3级移位寄存器单元接入clk3，第6d-2级移位寄存器单元接入clk4，第6d-1级移位寄存器单元接入clk5，第6d级移位寄存器单元接入clk6，d为正整数，并6d小于或等于所述栅极驱动电路包括的移位寄存器单元的总级数；此时，接入clk1的移位寄存器单元和接入clk4的移位寄存器单元为第一组移位寄存器单元，接入clk2的移位寄存单元和接入clk5的移位寄存器单元为第二组移位寄存器单元，接入clk3的移位寄存器单元和接入clk6的移位寄存器单元为第三组移位寄存器单元，第一组移位寄存器单元中的各级移位寄存器单元依次级联，第二组移位寄存器单元中的各级移位寄存器单元依次级联，第三组移位寄存器单元中的各级移位寄存器单元依次级联；例如，第一级移位寄存器单元、第四级移位寄存器单元、第七级移位寄存器单元和第十移位寄存器单元依次级联，第二级移位寄存器单元、第五级移位寄存器单元、第八级移位寄存器单元和第十一级移位寄存器单元依次级联，第三级移位寄存器单元、第六级移位寄存器单元、第九级移位寄存器单元和第十二级移位寄存器单元依次级联。
在本发明实施例中，当该栅极驱动信号采用了八个时钟信号端：第一时钟信号端、第二时钟信号端、第三时钟信号端、第四时钟信号端、第五时钟信号端、第六时钟信号端、第七时钟信号端和第八时钟信号端，第一时钟信号端用于提供第一时钟信号clk1，第二时钟信号端用于提供第二时钟信号clk2，第三时钟信号端用于提供第三时钟信号clk3，第四时钟信号端用于提供第四时钟信号clk4，第五时钟信号端用于提供第五时钟信号clk5，第六时钟信号端用于提供第六时钟信号clk6，第七时钟信号端用于提供第七时钟信号clk7，第八时钟信号端用于提供第八时钟信号clk8(clk1与clk5反相，clk2与clk6反相，clk3和clk7反相，clk4和clk8反相，此时第一时钟信号端和第五时钟信号端为同一组时钟信号端，第二时钟信号端和第六时钟信号端为同一组时钟信号端，第三时钟信号端和第七时钟信号端为同一组时钟信号端，第四时钟信号端和第八时钟信号端为同一组时钟信号端)；并第8e-7级移位寄存器单元接入clk1，第8e-6级移位寄存器单元接入clk2，第8e-5级移位寄存器单元接入clk3，第8e-4级移位寄存器单元接入clk4，第8e-3级移位寄存器单元接入clk5，第8e-2级移位寄存器单元接入clk6，第8e-1级移位寄存器单元接入clk7，第8e级移位寄存器单元接入clk8，e为正整数，并8e小于或等于所述栅极驱动电路包括的移位寄存器单元的总级数；此时，接入clk1的移位寄存器单元和接入clk5的移位寄存器单元为第一组移位寄存器单元，接入clk2的移位寄存单元和接入clk6的移位寄存器单元为第二组移位寄存器单元，接入clk3的移位寄存器单元和接入clk7的移位寄存器单元为第三组移位寄存器单元，接入clk4的移位寄存器单元和接入clk8的移位寄存器单元为第四组移位寄存器单元，第一组移位寄存器单元中的各级移位寄存器单元依次级联，第二组移位寄存器单元中的各级移位寄存器单元依次级联，第三组移位寄存器单元中的各级移位寄存器单元依次级联，第四组移位寄存器单元中的各级移位寄存器单元依次级联；例如，第一级移位寄存器单元、第五级移位寄存器单元、第九级移位寄存器单元和第十三移位寄存器单元依次级联，第二级移位寄存器单元、第六级移位寄存器单元、第十级移位寄存器单元和第十四级移位寄存器单元依次级联，第三级移位寄存器单元、第七级移位寄存器单元、第十一级移位寄存器单元和第十五级移位寄存器单元依次级联，第四级移位寄存器单元、第八级移位寄存器单元、第十二级移位寄存器单元和第十六级移位寄存器单元依次级联。
本发明实施例所述的移位寄存器单元包括上述的降噪电路。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。
根据一种具体实施方式，本发明实施例所述的栅极驱动电路还可以包括第一时钟信号端和第二时钟信号端；
所述栅极驱动电路包括的第n级移位寄存器单元的栅极驱动信号端与所述栅极驱动电路包括的第n+1级移位寄存器单元的输入端电连接，所述第n级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的第n-1级移位寄存器单元的复位端电连接；n为大于1的整数；
所述第n级移位寄存单元与所述第一时钟信号端电连接；
所述第n级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的除了该第n级移位寄存器单元之外的其他级移位寄存单元中的至少一个；和/或，该第一降噪控制端包括所述第二时钟信号端；
所述第n级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的除了该第n级移位寄存器单元和第n-1级移位寄存器单元之外的其他级移位寄存单元中的至少一个；和/或，该第二降噪控制端包括所述第二时钟信号端。
如图9所示，本发明所述的移位寄存器单元的第一具体实施例包括第一时钟信号端和第二时钟信号端，第一时钟信号端用于提供第一时钟信号clk1，第二时钟信号端用于提供第二时钟信号clk2；
本发明所述的栅极驱动电路的第一具体实施例包括m级依次级联的移位寄存器单元；
在图9中，标号为s1的为第一级移位寄存器单元，标号为sn-1的为第n-1级移位寄存单元，标号为sn的为第n级移位寄存单元，标号为第n+1的为第n+1级移位寄存器单元，标号为sm的为第m级移位寄存器单元，n为大于1的整数，m为正整数，m大于n+1；
在图9中，标号为output1的为s1的栅极驱动信号输出端；标号为outputm的为sm的栅极驱动信号输出端；
s1的输入端接入起始信号stv，sn的输入端与sn-1的栅极驱动信号输出端outputn-1电连接，sn的复位端与sn+1的栅极驱动信号输出端outputn+1电连接，sn+1的输入端与sn的栅极驱动信号输出端outputn电连接；sm的复位端接入复位信号rst；
并s1接入clk1，sn-1接入clk2，sn接入clk1，sn+1接入clk2，sm接入clk1；
sn包括第一降噪控制端和第二降噪控制端，
该第一降噪控制端可以包括该栅极驱动电路的第一具体实施例中的除了sn之外的各级移位寄存器单元的栅极驱动信号输出端中的至少一个，和/或，该第一降噪控制端可以包括第二时钟信号端；
该第二降噪控制端可以包括该栅极驱动电路的第一具体实施例中的除了sn和sn-1之外的各级移位寄存器单元的栅极驱动信号输出端中的至少一个，和/或，第二降噪控制端可以包括第二时钟信号端；
在本发明实施例中，本发明所述的栅极驱动电路还可以包括第一时钟信号端和第二时钟信号端；
所述栅极驱动电路包括的第n级移位寄存器单元的栅极驱动信号端与所述栅极驱动电路包括的第n+1级移位寄存器单元的输入端电连接；n等于1；
所述第n级移位寄存单元与所述第一时钟信号端电连接；
所述第n级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的除了该第n级移位寄存器单元之外的其他级移位寄存单元中的至少一个；和/或，该第一降噪控制端包括所述第二时钟信号端；
所述第n级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的除了该第n级移位寄存器单元之外的其他级移位寄存单元中的至少一个；和/或，该第二降噪控制端包括所述第二时钟信号端；
也即，当一级移位寄存器单元为所述栅极驱动电路包括的第一级移位寄存器单元时，
该第一级移位寄存器单元中的第一降噪控制端可以包括除了第一级移位寄存器单元之外的其他移位寄存器单元的栅极驱动信号输出端中的至少一个，和/或，该第一级移位寄存器单元中的第一降噪控制端可以包括第二时钟信号端；
该第一级移位寄存器单元中的第二降噪控制端可以包括除了第一级移位寄存器单元之外的其他移位寄存器单元的栅极驱动信号输出端中的至少一个，和/或，该第一级移位寄存器单元中的第二降噪控制端可以包括第二时钟信号端。
根据另一种具体实施方式，本发明实施例所述的栅极驱动电路还可以包括第一时钟信号端、第二时钟信号端、第三时钟信号端和第四时钟信号端；
所述栅极驱动电路包括的第n级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的第n+2级移位寄存器单元的输入端电连接，所述第n级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的第n-2级移位寄存器单元的复位端电连接；n为大于2的整数；
所述第n级移位寄存器单元与第一时钟信号端电连接，第一时钟信号端提供的第一时钟信号与第三时钟信号端提供的第三时钟信号相互反相，所述第二时钟信号端提供的第二时钟信号与第四时钟信号端提供的第四时钟信号相互反相；
所述第n级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的第n+2n级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第一降噪控制端包括所述第三时钟信号端；n为整数，n+2n大于0；
所述第n级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的第n+2m级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第二降噪控制端包括所述第三时钟信号端；m为整数，m不等于-1，n+2m大于0。
在具体实施时，本发明实施例所述的栅极驱动电路可以包括四个时钟信号端，奇数级移位寄存器单元相互级联，偶数级移位寄存器单元相互级联，也即，奇数级移位寄存器单元属于同一组移位寄存器单元，偶数级移位寄存器单元属于同一组移位寄存器单元，第一时钟信号端和第三时钟信号端为同一组时钟信号端，第二组时钟信号端和第四种时钟信号端为同一组时钟信号端，第n级移位寄存器单元与第一时钟信号端电连接，则第n级移位寄存器单元中的第一降噪控制端可以包括所述栅极驱动电路包括的第n+2n级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第一降噪控制端包括所述第三时钟信号端，所述第n级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的第n+2m级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第二降噪控制端包括所述第三时钟信号端。
在本发明实施例中，本发明所述的栅极驱动电路还可以包括第一时钟信号端、第二时钟信号端、第三时钟信号端和第四时钟信号端；
所述栅极驱动电路包括的第n级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的第n+2级移位寄存器单元的输入端电连接；n等于1或2；
所述第n级移位寄存器单元与第一时钟信号端电连接，第一时钟信号端提供的第一时钟信号与第三时钟信号端提供的第三时钟信号相互反相，所述第二时钟信号端提供的第二时钟信号与第四时钟信号端提供的第四时钟信号相互反相；
所述第n级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的第n+2a级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第一降噪控制端包括所述第三时钟信号端；a为正整数；
所述第n级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的第n+2a级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第二降噪控制端包括所述第三时钟信号端。
也即，当本发明实施例所述的栅极驱动电路包括四个时钟信号端，并n等于1时，第一级移位寄存器单元与第一时钟信号端连接时，该第一级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的第1+2a级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第一降噪控制端包括所述第三时钟信号端，该第一级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的第1+2a级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第二降噪控制端包括所述第三时钟信号端。
当本发明实施例所述的栅极驱动电路包括四个时钟信号端，并n等于2时，第二级移位寄存器单元与第一时钟信号端连接时，该第二级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的第2+2a级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第一降噪控制端包括所述第三时钟信号端，该第二级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的第2+2a级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第二降噪控制端包括所述第三时钟信号端。
如图10所示，本发明所述的栅极驱动电路的第二具体实施例可以包括第一时钟信号端、第二时钟信号端、第三时钟信号端和第四时钟信号端，该栅极驱动电路的第二具体实施例还包括多级移位寄存器单元；
第一时钟信号端用于提供第一时钟信号clk1，第二时钟信号端用于提供第二时钟信号clk2，第三时钟信号端用于提供第三时钟信号clk3，第四时钟信号端用于提供第四时钟信号clk4；clk1和clk3相互反相，clk2和clk4相互反相；
本发明所述的栅极驱动电路的第二具体实施例包括m级依次级联的移位寄存器单元；
在图10中，标号为s1的为第一级移位寄存器单元，标号为sn-2的为第n-2级移位寄存器单元，标号为sn-1的为第n-1级移位寄存器单元，标号为sn的为第n级移位寄存单元，标号为sn+1的为第n+1级移位寄存器单元，标号为n+2的为第n+2级移位寄存单元，标号为n+3的为第n+3级移位寄存器单元，标号为sn+4的为第n+4级移位寄存器单元，标号为sm的为第m级移位寄存器单元，n为大于2的整数，m为正整数，m大于n+4；
在图10中，标号为output1的为s1的栅极驱动信号输出端，标号为outputm的为sm的栅极驱动信号输出端，
s1的输入端接入起始信号stv；
sn的输入端与sn-2的栅极驱动信号输出端outputn-2电连接，sn的复位端与sn+2的栅极驱动信号输出端outputn+2电连接；sn-2的复位端与sn的栅极驱动信号输出端outputn电连接；
sn+1的输入端与sn-1的栅极驱动信号输出端outputn-1电连接，sn+1的复位端与sn+3的栅极驱动信号输出端outputn+3电连接；
sn+2的输入端与sn的栅极驱动信号输出端outputn电连接，sn+2的复位端与sn+4的栅极驱动信号输出端outputn+4电连接；
sn+3的输入端与sn+1的栅极驱动信号输出端outputn+1电连接，sn+4的输入端与sn+2的栅极驱动信号输出端outputn+2电连接；
sn接入clk1，sn+1接入clk2，sn+2接入clk3，sn+3接入clk4，sn+4接入clk1，sn-1接入clk4，sn-2接入clk3，s1接入clk1，sm接入clk4；
图11中示出了clk1的波形图、clk2的波形图、clk3的波形图、clk4的波形图sn中的上拉节点pu-n的电位的时序图、outputn输出的栅极驱动信号的波形图、outputn+1输出的栅极驱动信号的波形图、outputn+2输出的栅极驱动信号的波形图、outputn-1的波形图、ouptutn-2的波形图，以及，当sn中的降噪电路包括第一降噪电路，并第一降噪控制端包括outputn+2n(n为整数，n+2n大于0)，所述第一降噪控制端还包括第三时钟信号端时，该第一降噪电路中的第一降噪晶体管的栅极的电位mr的波形；
如图11所示，clk1与clk3反相，clk2和clk4反相，标号为t0的为sn的输入阶段，标号为t1的为sn的输出阶段，标号为t2的为sn的复位阶段，标号为t3的为sn的输出截止保持阶段；
在t0，clk1的电位为低电平，pu-n的电位被拉升，outputn-2输出高电平，outputn输出低电平，outputn+2输出低电平；
在t1，clk2的电位为高电平，pu-n的电位被自举拉升，outputn-2输出低电平，outputn输出高电平，outputn+2输出低电平；
在t2，pu-n的电位被拉低，clk1的电位为低电平，outputn的电位为低电平，outputn+2输出高电平；
在t3，pu-n的电位保持为低电平，outputn+2h依次输出高电平，h为大于1的整数，以不断将pu-n的电位拉低。
并在相邻两帧显示时间之间设置的空白时间段，该第一降噪电路中的第一降噪晶体管的栅极的电位mr可以为低电平，但不以此为限。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示装置、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
技术特征：
1.一种降噪电路，用于对移位寄存器单元包括的栅极驱动信号输出端和/或该移位寄存器单元包括的上拉节点进行降噪，其特征在于，所述降噪电路包括第一降噪电路和/或第二降噪电路；
所述第一降噪电路分别与所述栅极驱动信号输出端和第一降噪控制端电连接，用于在所述第一降噪控制端提供的第一降噪控制信号的控制下，控制对所述栅极驱动信号输出端进行降噪；
所述第二降噪电路分别与所述上拉节点和第二降噪控制端电连接，用于在第二降噪控制端提供的第二降噪控制信号的控制下，控制对所述上拉节点进行降噪；
所述第一降噪控制信号的电位在所述移位寄存器单元的输出时间段为无效电压，所述第一降噪控制信号的电位在显示周期包括的除了所述输出时间段之外的时间段中的至少部分时间为有效电压；
所述第二降噪控制信号的电位在所述移位寄存器单元的输入时间段和输出时间段为无效电压，所述第二降噪控制信号的电位在显示周期包括的除了所述输入时间段和所述输出时间段之外的时间段中的至少部分时间为有效电压。
2.如权利要求1所述的降噪电路，其特征在于，所述第一降噪电路包括第一降噪晶体管和至少一个第一降噪二极管；
所述第一降噪二极管的阳极与所述第一降噪控制端电连接，所述第一降噪二极管的阴极与所述第一降噪晶体管的控制极电连接；
所述第一降噪晶体管的第一极与所述栅极驱动信号输出端电连接，所述第一降噪晶体管的第二极与第一降噪电压端电连接。
3.如权利要求1所述的降噪电路，其特征在于，所述第二降噪电路包括第二降噪晶体管和至少一个第二降噪二极管；
所述第二降噪二极管的阳极与所述第二降噪控制端电连接，所述第二降噪二极管的阴极与所述第二降噪晶体管的控制极电连接；
所述第二降噪晶体管的第一极与所述上拉节点电连接，所述第二降噪晶体管的第二极与第二降噪电压端电连接。
4.如权利要求1至3中任一权利要求所述的降噪电路，其特征在于，所述第一降噪控制端的个数为至少一个；
所述第一降噪控制端包括其他级移位寄存器单元的栅极驱动信号端中的至少一个；和/或，所述第一降噪控制端包括栅极驱动电路连接的其他时钟信号端中的至少一个；
所述其他级移位寄存器单元为栅极驱动电路中的除了所述移位寄存器单元之外的所有级移位寄存器单元；
所述其他时钟信号端为所述栅极驱动电路连接的时钟信号端中除了所述移位寄存器单元连接的时钟信号端之外的其他时钟信号端。
5.如权利要求1至3中任一权利要求所述的降噪电路，其特征在于，所述第二降噪控制端的个数为至少一个；
所述第二降噪控制端包括其他级移位寄存器单元的栅极驱动信号端中的至少一个；和/或，所述第二降噪控制端包括栅极驱动电路连接的其他时钟信号端中的至少一个；
所述其他级移位寄存器单元为栅极驱动电路中的除了所述移位寄存器单元之外的所有级移位寄存器单元；
所述其他时钟信号端为所述栅极驱动电路连接的时钟信号端中除了所述移位寄存器单元连接的时钟信号端之外的其他时钟信号端。
6.一种移位寄存器单元，其特征在于，包括如权利要求1至5中任一权利要求所述的降噪电路。
7.一种栅极驱动电路，其特征在于，包括多级如权利要求6所述的移位寄存器单元。
8.如权利要求7所述的栅极驱动电路，其特征在于，还包括第一时钟信号端和第二时钟信号端；
所述栅极驱动电路包括的第n级移位寄存器单元的栅极驱动信号端与所述栅极驱动电路包括的第n+1级移位寄存器单元的输入端电连接，所述第n级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的第n-1级移位寄存器单元的复位端电连接；n为大于1的整数；
所述第n级移位寄存单元与所述第一时钟信号端电连接；
所述第n级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的除了该第n级移位寄存器单元之外的其他级移位寄存单元中的至少一个；和/或，该第一降噪控制端包括所述第二时钟信号端；
所述第n级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的除了该第n级移位寄存器单元和第n-1级移位寄存器单元之外的其他级移位寄存单元中的至少一个；和/或，该第二降噪控制端包括所述第二时钟信号端。
9.如权利要求7所述的栅极驱动电路，其特征在于，还包括第一时钟信号端和第二时钟信号端；
所述栅极驱动电路包括的第n级移位寄存器单元的栅极驱动信号端与所述栅极驱动电路包括的第n+1级移位寄存器单元的输入端电连接；n等于1；
所述第n级移位寄存单元与所述第一时钟信号端电连接；
所述第n级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的除了该第n级移位寄存器单元之外的其他级移位寄存单元中的至少一个；和/或，该第一降噪控制端包括所述第二时钟信号端；
所述第n级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的除了该第n级移位寄存器单元之外的其他级移位寄存单元中的至少一个；和/或，该第二降噪控制端包括所述第二时钟信号端。
10.如权利要求7所述的栅极驱动电路，其特征在于，还包括第一时钟信号端、第二时钟信号端、第三时钟信号端和第四时钟信号端；
所述栅极驱动电路包括的第n级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的第n+2级移位寄存器单元的输入端电连接，所述第n级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的第n-2级移位寄存器单元的复位端电连接；n为大于2的整数；
所述第n级移位寄存器单元与第一时钟信号端电连接，第一时钟信号端提供的第一时钟信号与第三时钟信号端提供的第三时钟信号相互反相，所述第二时钟信号端提供的第二时钟信号与第四时钟信号端提供的第四时钟信号相互反相；
所述第n级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的第n+2n级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第一降噪控制端包括所述第三时钟信号端；n为整数，n+2n大于0；
所述第n级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的第n+2m级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第一降噪控制端包括所述第三时钟信号端；m为整数，m不等于-1，n+2m大于0。
11.如权利要求7所述的栅极驱动电路，其特征在于，还包括第一时钟信号端、第二时钟信号端、第三时钟信号端和第四时钟信号端；
所述栅极驱动电路包括的第n级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动电路包括的第n+2级移位寄存器单元的输入端电连接；n等于1或2；
所述第n级移位寄存器单元与第一时钟信号端电连接，第一时钟信号端提供的第一时钟信号与第三时钟信号端提供的第三时钟信号相互反相，所述第二时钟信号端提供的第二时钟信号与第四时钟信号端提供的第四时钟信号相互反相；
所述第n级移位寄存器单元中的第一降噪控制端包括所述栅极驱动电路包括的第n+2a级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第一降噪控制端包括所述第三时钟信号端；a为正整数；
所述第n级移位寄存器单元中的第二降噪控制端包括所述栅极驱动电路包括的第n+2a级移位寄存器单元的栅极驱动信号输出端中的至少一个；和/或，该第一降噪控制端包括所述第三时钟信号端。
12.一种显示装置，其特征在于，包括如权利要求7至11中任一权利要求所述的栅极驱动电路。
技术总结
本发明提供一种降噪电路、移位寄存器单元、栅极驱动电路和显示装置。降噪电路包括第一降噪电路和/或第二降噪电路；第一降噪电路在第一降噪控制端提供的第一降噪控制信号的控制下，控制对栅极驱动信号输出端进行降噪；第二降噪电路在第二降噪控制端提供的第二降噪控制信号的控制下，控制对上拉节点进行降噪。本发明可以避开输出时间段，对栅极驱动信号输出端和/或上拉节点进行全时段降噪，提高栅极驱动信号输出稳定性。
技术研发人员：王俊伟;陈维涛;崔晓鹏;张慧
受保护的技术使用者：京东方科技集团股份有限公司;北京京东方显示技术有限公司
技术研发日：.10.30
技术公布日：.01.24
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